Tengo una placa Xilinx FPGA, con un cristal de 50MHz. Necesito dividir eso a 2Hz en VHDL. ¿Cómo hago
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Cerrado. Esta pregunta está fuera de tema . Actualmente no está aceptando respuestas. ¿Quieres mejorar esta pregunta? Actualice la pregunta para que sea sobre el tema para el intercambio de pila de ingeniería eléctrica. Cerrado hace 4 años . Quiero...
Tengo una transformación de procesamiento de señal particularmente grande que necesita ser portada de matlab a VHDL. Definitivamente requiere algún tipo de intercambio de recursos. Un poco de cálculo me dio lo siguiente: 512 ffts de 64 puntos 41210 operaciones de adición múltiple Teniendo en...
Cerrado. Esta pregunta está fuera de tema . Actualmente no está aceptando respuestas. ¿Quieres mejorar esta pregunta? Actualice la pregunta para que sea sobre el tema para el intercambio de pila de ingeniería eléctrica. Cerrado hace 2 años . ¿Qué títulos...
Tengo que diseñar una máquina de estados usando solo compuertas NAND para la parte combinatoria y flip flops D para la lógica secuencial. Todo debería funcionar a un reloj de 1ghz / 53. Ahora, antes de que me asaltes con "no haremos tu tarea por ti", déjame decirte que descarté todo después de...
En los cursos de diseño lógico, todos aprendimos que es posible minimizar una función lógica, por ejemplo, utilizando un mapa de Karnaugh o el algoritmo Quine-McCluskey . También aprendimos que los valores de "No me importa" aumentan el potencial de minimización. Por ejemplo, tome un archivo de...
Estoy trabajando en un gran diseño FPGA, y estoy muy cerca de los límites de recursos del FPGA que estoy usando actualmente, el Xilinx LX16 en el paquete CSG225. El diseño también está casi completo, sin embargo, por el momento ya no cabe en el FPGA. Puedo apagar las piezas para que se ajusten,...
Quiero O los bits de un vector juntos. Digamos que tengo un vector llamado example(23 downto 0)y quiero O todos los bits en otro vector, ¿hay alguna manera de hacer esto que no implique ir example(0) or example(1) or
¿Cómo puedo mostrar las señales internas de mi código fuente VHDL en mi banco de pruebas para poder verlas como formas de onda? Yo uso Active HDL. Me gustaría saber si hay alguna herramienta independiente del método para lograr mi objetivo. Cualquier ayuda es apreciada. Me sale este error...
Quiero entender cómo se sintetizan diferentes construcciones en el código VHDL en RTL. ¿Alguien puede decirme la diferencia entre la construcción If-Else y las construcciones de declaración de caso de un proceso en VHDL en términos de cómo la herramienta de síntesis inferencia el código en el...
Para el software, el libro Design Patterns es un conjunto de patrones para hacer cosas comunes en el software y brinda a los profesionales del software una terminología común para describir algunos de los componentes que necesitan crear. ¿Existe tal libro o recurso para RTL sintetizable o RTL en...
Bloqueado . Esta pregunta y sus respuestas están bloqueadas porque la pregunta está fuera de tema pero tiene un significado histórico. Actualmente no acepta nuevas respuestas o interacciones. Me faltan dos semanas para completar mi primer curso de diseño de lógica...
Estoy tratando de comenzar con DSP en mi placa Spartan-3. Hice una placa AC97 con un chip de una placa base antigua, y hasta ahora pude hacer ADC, multiplicar las muestras por un número <1 (disminuir el volumen) y luego DAC. Ahora me gustaría hacer algunas cosas básicas de DSP, como un filtro...
Soy un estudiante de Ingeniería Eléctrica y estoy estudiando el lenguaje de descripción de hardware conocido como VHDL. Lo busqué en Google buscando un IDE (estoy en una Mac), pero este lenguaje parece bastante muerto. Así que aquí está mi pregunta: en mi futuro trabajo como ingeniero eléctrico,...
En el hilo de comentarios sobre una respuesta a esta pregunta: Resultados incorrectos en la entidad VHDL se dijo: "Con los enteros no tienes control o acceso a la representación lógica interna en el FPGA, mientras que SLV te permite hacer trucos como utilizar la cadena de transporte de manera...
Estoy aprendiendo a usar un FPGA (placa de desarrollo de Papilio, que tiene un xilinx spartan3e, usando vhdl). Necesito dividir un pulso entrante por un número (codificado). Puedo ver 3 opciones, aproximadamente, como pseudocódigo (usando 10 cuentas como ejemplo): Inicialice a 0, en el flanco...
Cuando me estoy acercando a un problema en C ++ o Python, existen muchas bibliotecas que hacen el trabajo pesado de mi código. Estoy pensando en GNU GSL , BOOST o FFTW para C ++, y NumPy o SciPy para python. En muchos sentidos, el hecho de que existan estos recursos hace que la codificación en...
Estoy tratando de implementar una tubería MD5 de 3 etapas de acuerdo con este enlace . En particular, los algoritmos en la página 31. También hay otro documento que describe el reenvío de datos. Esto se hace en un FPGA (Terasic DE2-115). No hay esquemas en este proyecto, solo código VHDL. library...
¿Alguien puede decirme cuál es la diferencia entre RTL y el código de comportamiento de Verilog? ¿Hay alguna demarcación clara entre los diseños en estos dos
Estoy trabajando en un equipo que está haciendo tanto el software del controlador como el desarrollo de FPGA. La simulación de FPGA se está realizando en Modelsim y el software del controlador está escrito en C. Para minimizar el riesgo de integración, me encantaría poder modelar la interacción...