Estoy trabajando en un equipo que está haciendo tanto el software del controlador como el desarrollo de FPGA. La simulación de FPGA se está realizando en Modelsim y el software del controlador está escrito en C. Para minimizar el riesgo de integración, me encantaría poder modelar la interacción...
Los FPGA actuales han incorporado bloques DSP, los últimos FPGA incluso han incorporado unidades de punto flotante compatibles con IEEE-754. Es posible crear una entidad / módulo DSP usando una GUI después de seleccionar los parámetros requeridos en él, y luego crear una instancia en el...
Actualmente estoy involucrado en un proyecto universitario para implementar un procesador de un conjunto de instrucciones existente. La idea es que al final del proyecto pueda sintetizar este diseño y ejecutarlo en un FPGA. Todo va bien hasta ahora, comencé a implementar el diseño en Verilog HDL...
Soy consciente de que diferentes compañías tienen diferentes definiciones para los títulos de trabajo, pero en general, ¿es "diseño lógico" lo mismo que "diseño de circuito
Tengo la siguiente función VHDL que multiplica una matriz mxn dada apor un vector nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1...
Estoy diseñando un teclado en VHDL. Todo funciona bien cuando se presiona una sola tecla. Estoy escaneando cada columna para presionar una tecla en una máquina de estado y cuando no se presiona ninguna tecla, esa es la condición pin4pin6pin7pin2 = "0000"que cambio al siguiente estado para escanear...
Antecedentes Este es un proyecto personal; se trata de conectar un FPGA a un N64, los valores de bytes que recibe el FPGA se envían a través de UART a mi computadora. En realidad funciona bastante bien! Desafortunadamente, en momentos aleatorios, el dispositivo fallará y luego se recuperará. A...
Conozco dos formas en que una variable VHDL es sintetizada por la herramienta de síntesis: Variable sintetizada como lógica combinacional Variable sintetizada como un Latch involuntariamente (cuando una variable no inicializada se asigna a una señal u otra variable) ¿Cuáles son las otras formas...
¿Cuál es la diferencia entre usar: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; y ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; ¿Cuáles son las limitaciones de usar BIT sobre STD_LOGIC y viceversa? ¿Son completamente intercambiables? Entiendo que...
Soy completamente nuevo en el mundo de los FPGA y pensé que comenzaría con un proyecto muy simple: un decodificador de 4 bits y 7 segmentos. La primera versión que escribí puramente en VHDL (es básicamente una combinación combinatoria select, no se necesitan relojes) y parece funcionar, pero...
Quiero diseñar un bloque de lógica combinacional usando VHDL, pero ocasionalmente el resultado sintetizado contiene un bloqueo involuntario. ¿Qué pautas de codificación debo seguir para evitar que el sintetizador infiera pestillos? Ejemplo: en un segmento pequeño de código, ¿debo usar...
Quiero crear un esquema de una jerarquía de módulo verilog específica que muestre qué bloques están conectados a qué otros bloques. Al igual que la herramienta nschema Debussy / Verdi de Novas / Springsoft, o cualquiera de una serie de herramientas EDA que proporcionan un navegador de diseño...
Estoy trabajando para mejorar y limpiar un diseño FPGA grande ya funcional que tiene un bus de datos de 64 bits. Una de las preguntas que surgieron es: "¿deberíamos hacer la transición de todos nuestros autobuses a AXI4Lite / APB, o deberíamos dejarlos como están?" Algunos son AXI4Lite y otros...
A primera vista, esperaría que el código fuente VHDL a continuación se comportara como un registro de desplazamiento. En ese q, con el tiempo sería "UUUU0", "UUU00", "UU000", "U0000", "00000", .... pero en su lugar siempre es Udespués de cinco (o más) ciclos de reloj consecutivos. ¿Por qué es...
Tengo una placa Altera DE2 e intento dibujar sprites. Tengo problemas para implementar un búfer de pantalla. Tengo una entidad de visualización que a una velocidad de 25 MHZ genera píxeles para la visualización vga. Esperaba implementar un búfer en SDRAM. La idea original era cargar píxeles el...