Estoy un poco confundido sobre si debería usar enteros en VHDL para señales de síntesis y puertos, etc. Uso std_logic en los puertos de nivel superior, pero internamente estaba usando enteros a distancia en todo el lugar. Sin embargo, me topé con algunas referencias a personas que dicen que solo...
¿Es la explicación de que el equipo digital tarda más en propagarse? Por ejemplo, una síntesis de software es muy lenta en comparación con una síntesis de
En los cursos de diseño lógico, todos aprendimos que es posible minimizar una función lógica, por ejemplo, utilizando un mapa de Karnaugh o el algoritmo Quine-McCluskey . También aprendimos que los valores de "No me importa" aumentan el potencial de minimización. Por ejemplo, tome un archivo de...
¿Hay alguna herramienta de síntesis gratuita o de código abierto disponible que pueda convertir Verilog RTL en una lista de acceso genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fuera por el idioma completo, ¿qué tal un subconjunto...
Conozco dos formas en que una variable VHDL es sintetizada por la herramienta de síntesis: Variable sintetizada como lógica combinacional Variable sintetizada como un Latch involuntariamente (cuando una variable no inicializada se asigna a una señal u otra variable) ¿Cuáles son las otras formas...
Acabo de comenzar a aprender diseño de lógica digital con FPGA y he estado construyendo muchos proyectos. La mayoría de las veces (dado que soy un novato), tengo un diseño que simula perfectamente (simulación conductual) pero que no se sintetiza correctamente. Entonces, mi pregunta es "¿cuáles son...