Cómo obtener un diseño FPGA que definitivamente funcione en hardware real

Acabo de comenzar a aprender diseño de lógica digital con FPGA y he estado construyendo muchos proyectos. La mayoría de las veces (dado que soy un novato), tengo un diseño que simula perfectamente (simulación conductual) pero que no se sintetiza correctamente.

Entonces, mi pregunta es "¿cuáles son los pasos de diseño que puedo incorporar en mi flujo de trabajo, que garantizarán que tenga un diseño que funcione correctamente en mi FPGA?"

Tengo dos áreas principales en las que espero asesoramiento, pero esto se basa absolutamente en un punto de vista muy limitado como principiante, y más son bienvenidas:

• ¿Qué todos los pasos (ver esquemas RTL, simulación post síntesis, ...) debo emprender aprendiendo para la mejor práctica?
• Qué cosas debo tener en cuenta al diseñar mi lógica (digamos FSM o circuitos secuenciales) para evitar resultados inesperados.

Estoy usando un FPGA Xilinx Spartan 6 y el paquete de diseño Xilinx ISE para mi trabajo.

En un lugar donde trabajaba había dos campamentos de diseñadores de FPGA. Un campo que llamé simular, simular, simular o cubicado. El otro campamento era todo sobre diseño.

Los chicos cubicados usaron un simulador como modelsim, idearían un diseño inicial mediante métodos de codificación y / o bloques en la suite de diseño. Luego lo simularían y encontrarían las cosas que no funcionarían, luego cambiarían el código. Este proceso se repitió varias veces hasta que se les ocurrió un diseño que funcionó.

El campo de diseño (que preferí) diseñaría la forma de onda en papel (o papel digital como visio), exactamente lo que se requería. Luego inventa un diagrama lógico. Este es un proceso de autodocumentación. Luego, el diagrama se tradujo a código (el código y el diagrama eran 1: 1 si había algo en el diagrama, había un proceso para ello en el código). Luego se simuló, y la forma de onda de simulación se comparó con la forma de onda diseñada en papel, y se esperaba que fuera la misma.

Terminé haciendo ambas cosas, a veces entraba en el modo de cubos, y no fue muy divertido. Descubrí que a veces perdí de vista mi objetivo. Por ejemplo, cambiaría un estado en una máquina de estados, y el cambio se reduciría al siguiente estado, luego tendría que arreglar eso. Terminé pasando más tiempo que pensando en ello.

¿En qué campamento preferirías estar? Creo que debe haber un diseño riguroso, haga lo que funcione para usted, pero creo que cuanto más detallado y riguroso sea en el diseño, menos problemas tendrá a largo plazo. Di algunos ejemplos de lo que es posible, puede que no se ajusten a la estructura organizativa de su lugar de trabajo. La razón por la cual los detalles de diseño y la planificación cuidadosa son tan útiles es que te obliga a pensar en lo que estás haciendo. Facilita la depuración. Desarrolle un flujo de trabajo de diseño que permita que esto suceda. Además, familiarícese con las herramientas de simulación y escriba buenos bancos de pruebas que prueben todas las condiciones que pueda experimentar el dispositivo simulado. Por supuesto, esto debe equilibrarse con el tiempo. Por ejemplo, escriba el código ADC HDL que simulará el dispositivo en sus simulaciones.

La herramienta más valiosa para tener en el diseño de FPGA (en mi opinión) es un buen procedimiento de prueba que le permitirá probar completamente su diseño y ejecutarlo a su ritmo. No se puede esperar que un diseño de FPGA "simplemente funcione", se requiere un esfuerzo para asegurarse de que todas las piezas funcionen. Si detecta errores, vuelva a la simulación y el diseño y aprenda cuáles son las diferencias entre un FPGA simulado y RTL. Eso viene principalmente con la experiencia, pero si el diseño funciona en simulación pero no en hardware, entonces debe descubrir por qué hay una diferencia.

Algunas cosas clave que aprendí:
1) Desinfecte sus entradas, el reloj y los circuitos de reinicio deben estar limpios o puede obtener propagación de la metaestabilidad a través de su sistema. Sepa qué es un sincronizador de doble rango. Hay muchas topologías diferentes para restablecer circuitos, sepa cómo usarlos (hay un gran artículo en la web, aunque no lo tengo a mano).
2) Obtenga los requisitos del diseño por adelantado y luego diseñe en torno a ellos. Si las personas que te rodean no te darán requisitos definitivos, inventa algunos por tu cuenta.
3) La caja de herramientas de punto fijo de Matlab es excelente para simular sistemas de control y aplicaciones DSP, pero es posible que no tenga acceso a eso. Es una excelente manera de probar un diseño antes de codificar.
4) El diseño es lo primero, luego la codificación y luego la simulación.
5) Fuertemente tipado, también mantenga los nombres de señal consistentes en el esquema de pcb y hdl. (esta es también la razón por la que prefiero VHDL a verilog.

Las cosas principales son:

• Codificación cuidadosa para evitar estructuras no sintetizables.
• Minimice los niveles lógicos para un mejor rendimiento de temporización (haga que la lógica entre registros sea lo más simple posible)
• prueba, prueba, prueba para garantizar la corrección funcional y verificar cosas como registros no inicializados y cables desconectados
• síntesis y verifique los registros de síntesis para ver si hay advertencias, asegúrese de que las advertencias no indiquen problemas (es decir, la advertencia de registro eliminado podría ser intencional (no utilizó una salida de módulo) o involuntaria (olvidó conectar la salida / error tipográfico / etc.))
• mapeo y verifique el informe del mapa para las cifras de utilización, asegúrese de que el FPGA no esté demasiado lleno
• análisis de lugar y ruta y sincronización, asegúrese de que su diseño se ejecutará a la velocidad de reloj requerida

He tenido varios diseños bastante complejos que funcionan correctamente (o al menos en su mayoría correctamente) en la primera prueba en un FPGA real siguiendo lo anterior. No es necesario verificar el esquema RTL, eso es extremadamente engorroso y una completa pérdida de tiempo para diseños grandes. Una simulación posterior a la síntesis sería mucho más útil.

Todo su código sintetizable debe ser expresable como:

• LUT
• Chancletas
• Primitivas específicas del proveedor

Las primitivas específicas del proveedor se instancian explícitamente, o son generadas por el asistente del proveedor, o inferidas por patrones de codificación muy específicos, por lo que no debería haber ninguna ambigüedad allí.

En VHDL, por ejemplo, no se puede usar wait foren código sintetizable. Para entender por qué, intente expresarse de manera determinista wait for 100 nsutilizando LUT o flip-flops. No puedes

Eso no significa que no pueda implementarlo configurando un contador con una frecuencia de reloj conocida (con un período que pueda dividir 100 ns) y use su cuenta para saber cuándo se acabó el tiempo. Pero el motor de síntesis no presentará este esquema automáticamente, debe ser explícito sobre la arquitectura en términos de lógica combinacional (puertas / LUT) y registros.

Entonces, lo principal a tener en cuenta para generar código sintetizable es tener una imagen relativamente clara de cómo su código se convierte en puertas lógicas y chanclas. Eso es realmente

El primer paso más obvio es verificar las advertencias.

Las herramientas Xilinx producen archivos de registro que advierten sobre cualquier cosa que podría no ser lo que pretendía el codificador. A veces esto es molesto, cuando tienes montones de advertencias sobre señales no utilizadas que sabes perfectamente que no se usan. Pero a veces atrapa errores genuinos. Si eres un novato, las posibilidades de que cometas un error son significativamente mayores.

Entonces necesita configurar restricciones de tiempo. ¿Qué tan rápido después de un flanco ascendente en el reloj A necesita establecerse la línea de datos B? ¿O cuánto tiempo debe mantenerse la línea de datos B antes de un flanco descendente en el reloj A? Las restricciones de tiempo le permitirán especificar todo esto. Si no tiene restricciones de tiempo, el compilador puede suponer que no le importa particularmente y podría enrutar sus señales a cualquier parte. Si tiene restricciones de tiempo, el compilador trabajará para asegurarse de que sus señales cumplan con esas restricciones moviendo la ubicación. Y si no puede cumplir con las restricciones de tiempo, mostrará una advertencia.

Si su problema es que las salidas no están haciendo lo que espera, observe en detalle los bloques de E / S. Cada pin de E / S tiene un poco de lógica asociada y un flip-flop. Es posible que el orden en el que especifique las variables de estado y lógica en su código no permita que su código se ajuste a esta arquitectura, por lo que obtendrá un retraso adicional desde cualquier lugar donde se encuentre. Las advertencias sobre las restricciones de tiempo le dirán si esto sucede (suponiendo que haya configurado sus restricciones de tiempo), pero solucionarlo requiere que comprenda el hardware y cómo su diseño se correlacionará con el hardware. En general, esto es solo un problema cuando comienzas a alcanzar altas velocidades de reloj, pero vale la pena mencionarlo.