¿Por qué tener dos puertas NO en serie?

Recientemente he estado mirando las hojas de datos del 74HC139 IC para ver si era adecuado para mi proyecto, y he encontrado el siguiente diagrama lógico que me parece un poco extraño:

^{simular este circuito : esquema creado con CircuitLab}

Para cada una de las entradas Yn, hay dos puertas NO después de la puerta NAND de triple entrada; No entiendo por qué esto es necesario, ya que la lógica booleana simple nos dice:

Por lo tanto, supongo que hay alguna razón electrónica por la que hay dos inversores antes de la salida. No he escuchado puertas llamadas amortiguadores de inversión antes, y estas supuestamente aíslan el circuito antes y después, sin embargo, no puedo afirmar que entiendo el uso de esto, ¡así que agradecería cualquier iluminación!

Posibles razones:

1. Balanceo de carga
   • El conductor de A tiene un número desconocido de abanicos para conducir. El despliegue dentro del circuito y el parásito que induce se pueden calcular para los circuitos específicos, pero no conocemos los otros circuitos que están conectados al controlador. Esencialmente, los inversores se están utilizando como buffer equivalente. y ayuda a controlar el parásito.
2. Tiempo y corriente total
   • Para reducir la falla de transición, los inversores de segundo estado pueden dimensionarse para un interruptor de transición más rápido. Al hacerlo, la entrada de las puertas NAND se actualiza casi al mismo tiempo. Con las entradas cambiando menos periódicamente, se puede ahorrar energía y se pueden reducir los problemas de transición.
3. Potencia de señal y potencia
   • Digamos VDD = 1.2V pero la entrada es 0.9V. La entrada sigue siendo un 1 lógico, pero se considera débil, lo que provoca una conmutación más lenta y quema más energía. Los primeros inversores pueden dimensionarse para manejar mejor las transiciones, haciendo que el voltaje sea más predecible para el resto del diseño.
   • También existe la posibilidad del cambio en el dominio de voltaje. En este caso, los inversores en el primer estado pueden actuar como un paso hacia abajo, por ejemplo, un dominio de entrada de 5V a un dominio de 2V.
4. Cualquier combinación de las anteriores

El tiempo requerido para que una compuerta cambie depende de la cantidad de carga capacitiva que debe conducir, el tamaño de los transistores y el número de transistores en serie. Un inversor consta de un NFET (Transistor de efecto de campo de canal N) y un PFET (FET de canal P); una puerta NAND de tres entradas tiene tres PFET en paralelo y tres NFET en serie. Para que una compuerta NAND de 3 entradas cambie la salida a un nivel tan bajo como un inversor, cada uno de los tres NFET tendría que ser tres veces más grande que el NFET de un inversor.

Para un chip pequeño como este, los únicos transistores que tienen que manejar una carga significativa son los conectados a los pines de salida. Con cuatro salidas controladas por inversores, será necesario tener cuatro PFET grandes y cuatro NFET grandes, además de un montón de pequeños. Si uno asigna a los NFET un área de "1", los PFET probablemente tendrían un área de aproximadamente 1.5 (el material del canal P no funciona tan bien como el canal N), para un área total de aproximadamente 10. Si el las salidas fueron impulsadas directamente por compuertas NAND, sería necesario usar doce PFET grandes (área total 18) y doce enormes NFET (área total 36, para un área total de aproximadamente 54. Agregar 20 pequeños NFET y 20 pequeños PFET [12 cada uno para el NAND y 8 para inversores], el circuito reducirá el área consumida por los grandes transistores en 44 unidades, ¡más del 80%!

Aunque hay algunas ocasiones en que un pin de salida será accionado directamente por una "puerta lógica" que no sea un inversor, las salidas de activación de tal manera aumentan en gran medida el área requerida para los transistores de salida; Por lo general, solo vale la pena en los casos en que, por ejemplo, un dispositivo tiene dos entradas de fuente de alimentación y debe poder reducir su salida incluso cuando solo funciona una fuente.

Si la compuerta NAND se realiza de la manera obvia (tres transistores paralelos a GND y tres transistores en serie a Vdd), entonces tendrá baja capacidad de fuente, las transiciones no serán nítidas y el tiempo de retardo dependerá de la capacidad de carga. Agregar un búfer (o dos para restaurar la lógica) limpia todos esos problemas.

Esto es lo que un inversor sin búfer típico (esquemático como este) ...

La función de transferencia (salida vs. entrada mostrada en la línea (1)) se ve así:

Con un búfer, la línea (1) estará mucho más cerca de una forma cuadrada. (la segunda línea es la corriente que se dibuja).

Esto es una tontería si solo estás tratando de comunicar la lógica de un chip. Probablemente se dibuja de esta manera porque internamente hay algunas etapas de almacenamiento en búfer. Las puertas internas son probablemente muy pequeñas con poca capacidad de accionamiento. Las señales que salen deben pasar por un búfer que puede generar y absorber mucha más corriente. De alguna manera, este detalle de implementación parece haber llegado a la descripción lógica, donde no pertenece. La lógica sería la misma si los dos inversores en serie fueran reemplazados por un cable. Entonces debería haber una velocidad general y especificaciones de la unidad actual para las salidas. También podrías imaginar puertas NAND más lentas y potentes.

Si bien esto puede parecer algo inútil, tiene una aplicación práctica. Esto aumentará la señal de salida débil. El nivel no cambia, pero las capacidades completas de abastecimiento o hundimiento de corriente del inversor final están disponibles para impulsar una resistencia de carga si es necesario

En el pasado, tal disposición se usaba por un retraso.