¿Usas VHDL hoy en día?

Soy un estudiante de Ingeniería Eléctrica y estoy estudiando el lenguaje de descripción de hardware conocido como VHDL. Lo busqué en Google buscando un IDE (estoy en una Mac), pero este lenguaje parece bastante muerto.

Así que aquí está mi pregunta: en mi futuro trabajo como ingeniero eléctrico, ¿me será útil VHDL? ¿Lo estás usando?

ACTUALIZACIÓN: Gracias a todos por las respuestas, estaba claramente equivocado con mi primera impresión.

Yo uso SOLO VHDL. Está lejos de estar muerto. Hace un par de años parecía una división 50/50 entre personas que usaban VHDL o Verilog (evidencia anecdótica en el mejor de los casos), pero dudo que haya cambiado mucho desde entonces.

La versión más reciente de VHDL es "VHDL-2008", que en términos estándar de idioma fue ayer.

Si planea trabajar con lógica programable (por ejemplo, FPGA, no MCU), VHDL y Verilog son los dos idiomas que deberá conocer. Como estudiante, probablemente tendrás que aprender ambos, usar ambos y ser examinado en ambos. Ese fue sin duda el caso para mí (y solo tomé algunos cursos de diseño ASIC), aunque fue hace mucho tiempo.

Es probable que VHDL o Verilog sean preferibles para usted. Tengo una preferencia personal por Verilog, pero conocer ambos ayuda.

Como futuro ingeniero, puede duplicar las posibilidades de obtener un buen trabajo en el diseño con FPGA (y tecnologías similares) si puede usar Verilog y VHDL.

Debe intentar hacer la elección lo más irrelevante (para usted), dejando de lado las preferencias personales. Un lenguaje es solo un medio para alcanzar una meta, no un fin en sí mismo. Considérese afortunado de que solo haya dos HDL grandes por ahí. Si fueras un científico de la computación, tendrías que aprender una buena docena de familias de lenguajes de programación completamente diferentes, y ser capaz de aprender uno nuevo en horas y comprender su idioma en días.

Aparte: los lenguajes de programación (utilizados para controlar el funcionamiento de las máquinas de Turing) y los lenguajes de descripción de hardware (utilizados para controlar la configuración del hardware) son cosas completamente diferentes, aunque la mayoría de los HDL tienen estructuras que los hacen parecer lenguajes de programación o los hacen programar idiomas también . Si esto es confuso, simplemente acepte que no puede escribir un sistema operativo de computadora en VHDL, igual que no puede describir una CPU RISC en C.

VHDL no es una lengua muerta. Su problema es que estaba buscando herramientas para hacer programación VHDL en Mac OS X. Desafortunadamente, hay muy pocas opciones para hacer una programación HDL (Verilog o VHDL) decente desde una Mac. La única opción real que conozco (donde real es un adjetivo bastante flexible) es el simulador Icarus Verilog .

La otra opción real, y la que elijo, es Boot Camp su Mac y recoger herramientas basadas en Windows o Linux de esa manera.

Sí, uso VHDL a diario. Y C ++, C, Matlab, Python . Con menos frecuencia también uso TCL, Perl, Makefiles, Bash-scripts e incluso scripts CMD (¡aagh!)

VHDL definitivamente no está muerto. Compite con el lenguaje Verilog (o más exactamente, con Verilog's Sucessor, SystemVerilog).

Tengo entendido que, por cualquier razón, históricamente VHDL fue el lenguaje más común para el diseño de FPGA, y lo contrario para el diseño de ASIC.

Los lenguajes son sintácticamente bastante diferentes, pero lo suficientemente similares como para que, por motivos de diseño, sean casi intercambiables. Como tal, depende principalmente de la organización en cuanto a qué se utiliza.

Ahora, en comparación con los lenguajes de programación (VHDL y Verilog son HDL (Lenguajes de descripción de hardware), no lenguajes de programación), no hay muchas herramientas gratuitas que valgan la pena. Las mejores herramientas son generalmente productos comerciales caros (aunque a menudo ofrecen licencias académicas gratuitas).

Solía ​​usar VHDL porque era lo que me enseñaron en la escuela. Ahora uso Verilog simplemente porque es el único lenguaje que admite la mayoría de las herramientas FPGA / HDL de código abierto, como YOSYS, IceStorm, PrjTrellis, etc. Lattice lanza sus herramientas para OS X. Uno podría usar Wine, pero he descubierto que las herramientas de código abierto son mucho más rápidas (sin mencionar que son gratuitas).

Por último, la razón más importante que tengo para usar verilog es la herramienta Verilator. Verilator le permite compilar verilog en código C y, literalmente, crear instancias de hardware en su computadora que puedan comunicarse con otras bibliotecas. Hago diseño de red convolucional en HDL, por lo que esto significa que puedo tener datos de inserción de python en mi FPGA virtual y recibir una imagen de nuevo. Incluso he oído hablar de cosas locas donde el creador de ZipCPU cargó e interactuó con flujos de datos en su FPGA virtual. Verilator desafortunadamente solo es compatible con verilog, pero es lo que es.

Aparte de eso, mi profesor de sistemas integrados dijo que VHDL era históricamente popular para la educación y el uso del gobierno porque era un estándar abierto desde el principio. Después de permanecer cerrado durante aproximadamente 10 años, Verilog finalmente se publicó como un estándar abierto. En este momento, VHDL ya había dejado su huella.

Haré eco de las otras respuestas al decir que VHDL está lejos de estar muerto. Es uno de los dos idiomas entre los que puede elegir para diseñar un FPGA. Como se indicó en otras respuestas, Verilog es su única otra opción. Hasta ahora solo he trabajado en lugares que usan VHDL (parece ser regional, qué idioma se usará). Si desea diseñar herramientas en cualquiera de los dos, le sugiero que elija la suite XST de Xilinx o la suite Quartus de Altera.

Si desea obtener un buen indicador sobre si VHDL está vivo, intente buscar vhdl en algunos sitios de búsqueda de empleo como dice.com, monster.com o Indeed.com. Encontrará que es un poco más un nicho que la programación estándar de C / C ++, pero muy deseable.

He usado VHDL en Intel y Qualcomm, así como en varias compañías de la industria de defensa y en startups.

Los chips MSM de Qualcomm que van en los teléfonos celulares están escritos en VHDL. Sin embargo, estoy de acuerdo con los otros carteles en que parece ser regional.

La ingeniería eléctrica es un campo amplio y puede terminar sin necesitar Vhdl, por ejemplo, si decide especializarse en RF. Pero si va a utilizar el hardware digital y / o el diseño de Fpga, necesitará VHDL o Verilog y muchos otros lenguajes de secuencias de comandos como TCL, Perl, Python y Matlab. No es necesario preocuparse demasiado con la elección entre VHDL y Verilog. Son solo un lenguaje para expresar su diseño. Los fundamentos del diseño digital siguen siendo los mismos.

Como otros han dicho, VHDL y Verilog se usan para describir el diseño de hardware digital. Luego, el código es procesado por una herramienta de "síntesis" que genera la lógica que logrará nuestro hardware descrito que básicamente da como resultado una lista de red.

VHDL es más popular en Europa y Verilog es más popular en Estados Unidos. Sin embargo, es mejor aprender ambos. En un trabajo de donación, en su mayoría solo usará uno de ellos. Sin embargo, puede que tenga que leer el código en cualquiera de los dos.

He sido ingeniero durante algunos años y he visto que se usa VHDL en todos los casos. Soy del Reino Unido.

El punto principal de discusión es que, dado que los diseños se han vuelto tan complejos a lo largo de los años, necesitamos un nuevo enfoque en la verificación del diseño. Aquí es donde usamos la simulación para demostrar que nuestro diseño funciona según lo previsto. Esta es la etapa más crítica del ciclo de diseño y la que dedica la mayor parte del tiempo.

Hace muchos años, se creó un lenguaje llamado SystemVerilog para agregar potentes funciones a Verilog que luego se pueden utilizar para mejorar el diseño de sus capacidades de verificación de diseño. SystemVerilog contiene Verilog dentro de él y más. SystemVerilog es un lenguaje de verificación de hardware HVL, es decir, Verilog y VHDL son HDL, es decir, lenguaje de descripción de hardware. Esto hizo que VHDL se viera más débil que Han Verilog, ya que si se quiere usar un solo lenguaje y software para escribir diseños complejos y verificarlos utilizando técnicas complejas como la generación de estímulos aleatorios restringidos y bancos de pruebas basados ​​en afirmaciones, tendrían que optar por SystemVerilog y soltar VHDL. Sin embargo, más recientemente se ha creado una metodología llamada OSVVM que aprovecha VHDL-2008 para lograr las mismas características que se encuentran en SystemVerilog pero en VHDL.

En este momento, podría aprender y estar seguro.

Tengo que decir que VHDL se está muriendo. razones:

1. vhdl2008 aún no es totalmente compatible con EDA. Es 2018 ahora
2. Las bibliotecas están bien. Pero si quieres características sofisticadas, es demasiado difícil. Por ejemplo, hay demasiadas preguntas sobre ieee_proposedinternet. El archivo IO está loco.
3. Me gusta el estilo estricto, pero no debería ser inconveniente o redundante. v2008 lo mejora, pero todavía no es totalmente compatible con EDA. Entonces, todavía uso v93.
4. Verificación de dominios SystemVerilog.

Sé que hay algunas compañías que han puesto a SV en una prioridad más alta que VHDL con respecto al diseño RTL. Entonces, para el principiante, solo aprende SV.

VHDL es el lenguaje del diablo. Toda la industria comercial y los militares de la costa oeste usan Verilog. Solo las antiguas compañías militares de dinosaurios en la costa este (como BAE) usan VHDL. Se trata de una reducción del 50% en la escritura al usar Verilog verse VHDL. Ahora está comenzando a ver que las empresas militares de la costa este finalmente se desmoronan y adoptan a Verilog. ¿Alguna vez has oído hablar del Sistema VHDL, no? VHDL eventualmente se quedará en el camino como el lenguaje de software Ada.