VHDL: bits OR-ing de un vector juntos

Quiero O los bits de un vector juntos. Digamos que tengo un vector llamado example(23 downto 0)y quiero O todos los bits en otro vector, ¿hay alguna manera de hacer esto que no implique ir example(0) or example(1) or ...example(23)?

or_reducees lo que quieres y está disponible en std_logic_misc. Compatible con A y X para FPGA.

Verilog tiene un conveniente "operador de reducción" que hace exactamente lo que usted está pidiendo: |example[23:0]da el resultado de OR'ing todos los bits del examplevector.

Lamentablemente, VHDL no tiene este operador. Sin embargo, según las preguntas frecuentes de comp.lang.vhdl

No hay un operador VHDL predefinido para realizar una operación de reducción en todos los bits del vector (por ejemplo, "o" todos los bits de un vector). Sin embargo, los operadores de reducción pueden implementarse fácilmente:

[omitiendo un ejemplo que no maneja los valores 'X' y 'Z']

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );