Soy nuevo en Verilog y me gustaría aprender a comparar dos números. Por ejemplo, comparemos un parámetro o reg (digamos a) con el número 2 (2'b10). ¿Cómo se escribirá esto en
¿Alguien puede decirme cuál es la diferencia entre RTL y el código de comportamiento de Verilog? ¿Hay alguna demarcación clara entre los diseños en estos dos
Estoy programando un Altera Cyclone IV con Verilog y Quartus II. En mi diseño, me gustaría usar ambos bordes de un reloj para poder dividir el reloj por un factor impar con un ciclo de trabajo del 50%. Aquí hay un fragmento de mi código: always @(posedge low_jitter_clock_i or negedge...
Cerrado. Esta pregunta está fuera de tema . Actualmente no está aceptando respuestas. ¿Quieres mejorar esta pregunta? Actualice la pregunta para que sea sobre el tema para el intercambio de pila de ingeniería eléctrica. Cerrado hace 5 años . Hay muchos...
¿Hay alguna herramienta de síntesis gratuita o de código abierto disponible que pueda convertir Verilog RTL en una lista de acceso genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fuera por el idioma completo, ¿qué tal un subconjunto...
Tengo un módulo parametrizado en verilog, donde los parámetros son una frecuencia de reloj y una frecuencia de actualización, que se utiliza para calcular cuántos ciclos de inactividad se insertan entre instancias de una operación repetitiva. Sin embargo, es muy fácil establecer parámetros que no...
Soy consciente de que diferentes compañías tienen diferentes definiciones para los títulos de trabajo, pero en general, ¿es "diseño lógico" lo mismo que "diseño de circuito
Actualmente estoy involucrado en un proyecto universitario para implementar un procesador de un conjunto de instrucciones existente. La idea es que al final del proyecto pueda sintetizar este diseño y ejecutarlo en un FPGA. Todo va bien hasta ahora, comencé a implementar el diseño en Verilog HDL...
Quiero crear un esquema de una jerarquía de módulo verilog específica que muestre qué bloques están conectados a qué otros bloques. Al igual que la herramienta nschema Debussy / Verdi de Novas / Springsoft, o cualquiera de una serie de herramientas EDA que proporcionan un navegador de diseño...
Estoy usando un PIC12F675 para un proyecto, y todo funciona bien, excepto una cosa. GP4 no funciona como IO digital. He mirado mucho las configuraciones y el código, pero no pude encontrar nada. Config: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma...
Cuando escribo Verilog, utilizo una variedad de "linters" que darán errores y advertencias. Estos son mi simulador (ModelSim), mi compilador (Quartus II), junto con un linter (Verilator). Juntos, tengo una buena cobertura para problemas comunes, como desajustes de tamaño de bus y cierres...
Tengo un proyecto que consume 34 de las macrocélulas de un Xilinx Coolrunner II. Noté que tenía un error y lo rastreé hasta esto: assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? 3'b101 : RL[6] ? 3'b110 : 3'b111; assign llever =...
Siempre he leído que los retrasos declarados en el código RTL nunca se pueden sintetizar. Están destinados solo para fines de simulación y las herramientas de síntesis modernas simplemente ignorarán las declaraciones de retrasos en el código. Por ejemplo: x = #10 y;será considerado como x = y;por...
¿Cuál es la diferencia entre >>y >>>en verilog / system verilog? Sé que ==solo prueba 1 y 0, mientras que ===prueba 1, 0, X, Z. Entonces, ¿cómo es eso similar al operador de
La alwaysdeclaración de Verilog , a saber always @(/* condition */) /* block of code */ ejecuta el block of codecuando conditionestá satisfecho. ¿Cómo se alwaysimplementa dicho bloque en el