Tengo un módulo parametrizado en verilog, donde los parámetros son una frecuencia de reloj y una frecuencia de actualización, que se utiliza para calcular cuántos ciclos de inactividad se insertan entre instancias de una operación repetitiva. Sin embargo, es muy fácil establecer parámetros que no se pueden lograr (debido a que la operación lleva un período de tiempo no trivial, por lo que la repetición tendría que ocurrir antes de que se haya completado), y en este momento el diseño no proporciona ningún comentario en este.
Me preguntaba si habría alguna forma de activar un error durante la síntesis (o compilación antes de la simulación) si no se pueden cumplir las condiciones (es decir, si un localparam es menor que otro). Algún equivalente del popular truco C / C ++ compilación-tiempo-aserción, tal vez.