¿Por qué los D-Flip Flops en cascada evitan la metaestabilidad?

Entiendo qué es la metaestabilidad, pero no entiendo cómo vincular flip flops reduce esto.

Si la salida del primer flipflop es metaestable, esto se usa como entrada para el segundo. Pero no veo cómo el segundo flip flop podrá hacer algo con esta entrada y hacerla estable.

¡Gracias por adelantado!

La metaestabilidad no puede ser 'curada', pero si espera lo suficiente , la probabilidad de que ocurra puede hacerse arbitrariamente pequeña. Una vez que lo haya reducido a una vez en la era del universo, es probable que no le cause problemas.

Es como balancear un lápiz sobre su punta. Es probable que se caiga, y cuanto más espere, menos probable es que permanezca de pie.

Hay dos problemas con esperar mucho tiempo, y uno de ellos es fundamental.

El problema fundamental es que si tiene un único elemento de memoria (cierre o flip-flop, ambos sufren de metaestabilidad) en un sistema con reloj que recibe la salida de un sistema externo asíncrono, entonces físicamente no puede definir un límite inferior para el tiempo de espera , a veces la señal externa hará una transición cerca del borde de control de enclavamiento. Tienes que canalizar la señal a otro flip-flop para que espere allí. Esto le brinda un tiempo de espera mínimo garantizado de un ciclo de reloj.

El segundo problema es que a menudo estás tratando de ejecutar un sistema lo más rápido posible, y la velocidad del reloj del sistema no puede reducirse para dar suficiente tiempo en el segundo flip-flop. La única forma de aumentar la latencia de la señal a lo que es necesario, sin disminuir el rendimiento, es canalizar la espera a más etapas.

Algunas personas tienen problemas para visualizar lo que sucede entre las chanclas. Hay dos formas de inducir la metaestabilidad, y ambas implican violar las reglas del flip-flop. Una forma es violar la configuración de entrada y los tiempos de espera, para hacer una transición cuando el flip-flop espera que la entrada sea estable. El otro es violar los niveles lógicos de entrada, hacer que la entrada de datos del flip-flop se asiente en un nivel de voltaje intermedio. Un flip-flop que sea metaestable puede producir cualquier tipo de violación en su salida, para pasar al siguiente flip-flop.

Reduce la probabilidad de que la metaestabilidad afecte el circuito al permitir más tiempo hasta que la señal se use realmente. Con dos flip-flops, permite un ciclo de reloj extra completo para que la señal se estabilice. Con tres, permite dos ciclos de reloj adicionales.

No evitan que la metaestabilidad afecte la salida, pero pueden aumentar considerablemente el tiempo medio entre incidentes ya que la metaestabilidad tendría que ser de una duración relativamente larga.

La conexión en cascada de tres (o más) chanclas bien diseñadas puede aumentar el tiempo entre incidentes a algo así como la edad de la tierra.

Debido a que el primer flip-flop, incluso si es metaestable, tendrá todo el período del reloj para estabilizarse. Cuando el segundo flip-flop muestrea el primer flip-flop, su salida ya podría ser estable.

Si desea la emoción de la metaestabilidad, implemente DOS INVERSORES MUY LENTOS, conéctelos uno al lado del otro y sesgúelos (en una simulación) en VDD / 2. Luego, elimine el sesgo y observe la velocidad de resolución a los niveles logic1 y logic0. Es posible que deba elegir un voltaje de polarización inicial que no sea VDD / 2.

Si sus 2 o 3 flipflops son LENTOS en comparación con el período del reloj, la vida puede estar llena de problemas.

La metaestabilidad simplemente significa que, si tiene una transición de datos dentro de una ventana de tiempo particular referenciada al reloj, la salida se comportará mal durante un cierto período después del borde del reloj. Sin embargo, la ventana no es un intervalo fijo. Más bien, la probabilidad de un mal valor (oscilación o nivel de voltaje intermedio) disminuye exponencialmente con el tiempo. Entonces, si muestreas la señal con un reloj y luego esperas un poco antes de aplicar el reloj al segundo flip-flop, puedes reducir las posibilidades de un bit malo a cualquier probabilidad deseada (pero no nula). Si el tiempo requerido es demasiado largo, puede usar 3 o más chanclas en serie.