Configurar y mantener el tiempo de salida cuando se viola
Considere un flip flop D activado por flanco positivo con señal de entrada X con un tiempo de configuración de 20 ns y un tiempo de retención de 0 ns. ¿Cuál será el resultado? C es señal de reloj con un período de 40 ns. Durante el sexto borde positivo, vemos que los datos (o X) no son estables...