Estoy trabajando en un diseño DDR3 a una velocidad de reloj de 533Mhz en una configuración T equilibrada. Actualmente no puedo enrutar la dirección / ctrl líneas con una cantidad igual de vias (+1 en un número limitado de líneas). Todas las líneas se han enrutado a la misma longitud dentro de 20 mil.
He calculado mi retraso de vía como 68 picosegundos, lo que corresponde a una diferencia completa de cm en la longitud efectiva de esas líneas, las velocidades de propagación de la placa se han calculado como 54ps y 69ps por cm externo / interno, respectivamente. A 533Mhz, la señal se propaga de 13,6 cm a 17 cm (dependiendo de las capas internas / externas) en medio ciclo, lo que se traduce en un sesgo de aproximadamente 6-7% para esas líneas.
¿Puedo confiar en DQS y escribir la calibración de nivelación para absorber esta diferencia en longitudes efectivas o debería recortar un cm de las líneas con las vías adicionales?
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