RTL vs HDL? Cual es la diferencia

¿Cuál es la principal diferencia entre RTL y HDL? Para ser sincero, lo busqué / busqué en Google, pero la gente está dividida en sus opiniones. Recuerdo que uno decía que HDL es el lenguaje informático utilizado para describir un circuito digital y, cuando es sintetizable, se considera RTL.

HDL es el nombre general para todos los lenguajes de definición de hardware (Verilog, VHDL, etc.) de la misma manera que Object Oriented puede referirse a C ++, Java, etc.

RTL por otro lado es una forma de describir un circuito.

Usted escribe su código de nivel RTL en un lenguaje HDL que luego se traduce (mediante herramientas de síntesis) a la descripción del nivel de compuerta en el mismo lenguaje HDL o lo que sea necesario para su dispositivo / proceso de destino.

Dejame darte un ejemplo. Aquí hay una línea de Verilog (HDL) que describe un mux en RTL:

assign mux_out = (sel) ? din_1 : din_0;

Su herramienta de síntesis puede tomar eso y convertirlo en un conjunto de puertas lógicas, o simplemente una macro mux que sea compatible con su dispositivo final. Por ejemplo, podría crear una instancia de una macro mux

mux u3 (mux_out, din_1, din_0);

En ambos casos, puede alimentar las mismas entradas al bloque (RTL o nivel de puerta) y su salida debe ser la misma. De hecho, hay herramientas que verifican la salida de su síntesis con su código RTL para asegurarse de que la herramienta no se haya optimizado o cambiado accidentalmente durante la síntesis que causó una falta de coincidencia. Esto se llama verificación formal.

Por una variedad de razones, interoperabilidad, facilidad de cambio, comprensibilidad, usted escribe su descripción del circuito digital como RTL, en lugar de nivel de puerta.

HDL (Lenguaje de descripción de hardware) es el tipo de lenguaje utilizado, Verilog / VHDL versus un javascript que no es HDL.

RTL (nivel de transferencia de registro) es un nivel de abstracción en el que está escribiendo. Los tres niveles a los que me refiero son Comportamiento, RTL, nivel de puerta.

El comportamiento tiene la capa más alta de abstracción que describe el comportamiento general y, a menudo, no es sintetizable, pero es útil para la verificación.

RTL describe el hardware que desea al implicar lógica. definir flip-flops, pestillos y cómo se transfieren los datos entre ellos. Esto es sintetizable, la síntesis puede alterar / optimizar la lógica utilizada pero no el comportamiento. Cambiar muxes por puertas, etc. algunas veces invirtiendo señales para optimizar mejor el diseño.

Verilog RTL implica un flip-flop:

logic a;              //logic is SystemVerilog, could be a 'reg'
logic k;              // Driven by RTL not shown
always @(posedge clk or negede rst_n) begin
  if (~rst_n) begin
    a <= 'b0 ;
  end
  else begin
    a <= k ;
  end
end

Operadores combinatorios bit a bit:

logic [1:0] n;
logic [1:0] m;
logic [1:0] result;

assign result = n & m ;

El nivel de compuerta es un diseño que utiliza compuertas lógicas base (NAND, NOR, AND, OR, MUX, FLIP-FLOP). No necesita ser sintetizado o es el resultado de la síntesis. Esto tiene el nivel más bajo de abstracción. son las puertas lógicas que usará en el chip, pero carece de información posicional.

Nivel de puerta Verilog (misma función que la anterior):

wire a;
wire k;
DFFRX1 dffrx1_i0 (
  .Q (a),   //Output
  .QN( ),   //Inverted output not used
  .D (k),   //Input
  .CK(clk), //Clk
  .RN(rst_n)// Active Low Async Reset
);

Combinacional

wire [1:0] n;
wire [1:0] m;
wire [1:0] result;

AND2X1 and2x1_i0 (
  .Y( result[0]),
  .A( n[0]     ),
  .B( m[0]     )
);
AND2X1 and2x1_i1 (
  .Y( result[1]),
  .A( n[1]     ),
  .B( m[1]     )
);