¿Alguien puede explicar el punto de este conjunto dual PNP / NPN?

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Me gusta considerarme bastante experimentado en diseño de electrónica, pero al ser contratado para revisar este esquema, estoy un poco perplejo. Esta es básicamente la etapa de salida de una fuente de alimentación de refuerzo:

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He dibujado las líneas rojas para simbolizar dónde fluye realmente el poder. El MOSFET Q2 en la parte superior izquierda tiene sentido (aunque no hay resistencia de base para Q3, que es el primer error que señalé. 3.3V desde un micro directamente a un diodo emisor de base de 0.7V, youch!). Esto es solo un interruptor de encendido P-FET.

Lo que es más extraño, pero, es después de esto: el par Q4 / Q5. Q4 es otro transistor dopado P que actúa como un interruptor, pero la red impulsa su base en Q5, ¿y qué impulsa Q5? La salida de Q4! Es una paradoja si me preguntas. Hay dos preocupaciones principales de mi parte:

  1. El primero es, ¿cuál es el punto real de esto? Lo único en lo que puedo pensar es, suponiendo que Q4 (y, por lo tanto, Q5) se enciende por "defecto" si la salida + Vout está en cortocircuito a GND, esto apaga Q5, que apaga Q4, que desconecta el voltaje de salida del cortocircuito directamente a dicho GND. De acuerdo, si esto es para lo que es, si no es así, ¿me corrigen?
  2. El segundo es, eliminando mi suposición, ¿se encenderá esto en primer lugar? Si Q4 fuera un P-MOSFET en modo de agotamiento, diría que sí, ya que esto estaría "activado" de forma predeterminada, dejaría que fluye 12V en el estado "inicial" y luego encendería Q5 hasta que la salida + Vout se acorte a GND. En este caso, pero, esto es solo un PNP BJT que, a menos que esté loco, está "apagado" de forma predeterminada. Por lo tanto, nunca se encenderá.

Gracias. Cualquier idea de la gente sería excelente, ya que parece una pequeña herramienta útil para prevenir la sobrecorriente de cortocircuito (aunque en estos días, este tipo de protección está integrada en muchos chips internamente). Pero me parece que no ha bastante ha ejecutado correctamente, y tiene que ser un modo de MOSFET de agotamiento de allí en vez de modo que al menos tiene un estado inicial definido.

DSWG
fuente
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Q4 y Q5 no tienen sentido en este circuito. Están en una topología SCR, por lo que + Vout debe estar activado primero. Diseño muy extraño.
Sparky256
¿Un indicador de fusible quemado?
analogsystemsrf
@ Sparky256 Genial, me alegra que estés de acuerdo conmigo. También estaba pensando que tener un BJT en la ruta de alimentación directa probablemente no sea el mejor debido al voltaje de saturación a través de CE. Tiene una caída de ~ 0.2V en la salida esperada (podría ser crítico para algunas aplicaciones) y una pérdida de potencia VI allí. MOSFET de bajo Rds (activado) sería mejor incluso solo por ese motivo.
DSWG
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@sstobbe Los he usado en montones de diseños FPGA y puedo confirmar que el número de pieza que me recetaron para Q3 no es uno de esos. Creo que solo estoy tratando con un diseño de baja calidad aquí.
DSWG
1
El SCR podría estar pensado como una palanca para quemar el fusible, pero luego me pregunto qué valores de R16 / R17 tendrían sentido para eso.
CL.

Respuestas:

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Comportamiento

El circuito es un pestillo.

Suponiendo que el voltaje de arranque a través de C5 es 0V y Q2 está encendido, Vbe de Q5 es 0V y se mantendrá así, a menos que alguna otra parte (no mostrada) del circuito levante el voltaje de la red + Vout, encienda Q5 y ​​luego Q4 .

A partir de ahí, veo dos posibles respuestas:

  • Esta es una forma extraña de activar una salida desde otro lugar, que es demasiado complicada;

  • Este es un mal diseño

Yo (y todos los comentaristas) preferiríamos la segunda teoría, que está confirmada por algunos otros elementos, como la falta de una resistencia base en Q3 o el filtrado global.

En conclusión, verifique el resto del esquema para ver si hay algo que pueda hacer boostrap + Vout u otros ejemplos de circuitos pegados con copia que no pertenecen.

Sclrx
fuente
+1 para una respuesta racional a un circuito irracional.
Sparky256