¿Cuándo necesito usar un IC de búfer de reloj?

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Estoy diseñando un circuito y PCB para conducir 7 DAC desde un FPGA. (DAC es AD9762 )

¿Sería posible controlar las entradas de reloj en los 7 DAC con una sola salida de reloj (desde un pin de salida PLL) del FPGA? ¿O es una receta para el desastre?

Será un reloj de un solo extremo con un máx. freq. de 125 MHz.

¿O debería usar un búfer de reloj para almacenar el reloj antes de cada entrada de reloj DAC?

Si es así, ¿es este un buen búfer de reloj? ( NB3N551 )

¿Hay uno mejor que pueda usar?

Editar: Lo siento, debería haber mencionado: Todos los DAC estarán en una PCB de 5 "x5" conectada a través de un cable plano corto (pocas pulgadas) a la placa FPGA.

Edit2: si puedo reformular la pregunta: si puedo pagar la habitación y el costo de las memorias intermedias del reloj, ¿hay algún potencial negativo? ¿O sería esa la forma segura de hacer esto?

pcb fpga digital-logic analog clock jeep9911
fuente
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No estoy familiarizado con estos chips en particular, pero lo primero que haría es ("Diseño de circuito 101") consultar la hoja de datos del fabricante. ¿Qué puedo la unidad de reloj y lo que no se requiere la DAC, para empezar ... Después supe lo que pude de eso, si todavía tenía preguntas que podría preguntar en un foro de Internet ...
UnconditionallyReinstateMonica
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Preguntas importantes para responder esto: ¿Puede su FPGA suministrar ~ 25 mA desde su pin de salida? ¿Puede colocar los DAC cerca (a un par de pulgadas) del FPGA o tiene otras razones que significan que debe colocarlos lejos? ¿Necesita que todos los DAC se actualicen simultáneamente (dentro de 1 ns entre sí) o está bien si se actualizan en momentos ligeramente diferentes?
El fotón
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@mickeyf, somos un foro de internet ... Jeep, ¿tienes problemas con el jitter entre las salidas DAC?
Kortuk
@mickeyf, la hoja de datos es realmente escasa en la información de los circuitos de entrada del reloj. También comencé un soporte técnico con esta pregunta.
jeep9911
@ThePhoton, buenos puntos. Creo que el FPGA puede suministrar hasta 24 mA. También debería haber mencionado que los DAC se colocarán en la mitad de una PCB de 5 "x5", pero se conectarán a la FPGA a través de un cable plano corto (de pocas pulgadas). Es deseable actualizar los DAC de la forma más simultánea posible, ya que es para una aplicación de comunicaciones. ¿Es la estimación de ~ 25 mA para un DAC o para los 7 DAC?
jeep9911

Respuestas:

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No habrá ningún problema (a excepción de la potencia y el costo adicionales) si utiliza un búfer de despliegue de reloj en este diseño, pero dudo si realmente lo necesita .

Debido a que sus DAC están ubicados a menos de 5 pulgadas uno del otro, debería estar bien con un único buffer de recepción al final del cable plano. El despliegue del búfer de recepción puede ser una estrella con terminación en serie de origen para cada línea de despliegue, como en la respuesta de apalopohapa, o una cadena tipo margarita con una terminación dividida en el otro extremo. La terminación dividida sería un resitor a tierra y uno a Vcc, proporcionando un equivalente de Thevenin de R0 a VCC / 2. R0 coincidiría con su impedancia de línea de transmisión nominal, dependiendo de la geometría de su vía. El uso de una impedancia característica de 50 ohmios es común, pero ahorrará energía si usa un valor más alto como 75 o 100 ohmios.

Con un máximo de 5 pulgadas entre los DAC, estaría hablando de una diferencia de hasta 1 ns en los tiempos de actualización entre los DAC, fuera de un período de muestreo de 8 ns. La diferencia de tiempo sería muy repetible con el tiempo y la temperatura porque solo depende de la longitud de las pistas entre los chips.

Nota: recuerde que independientemente de cómo amortigua la señal de su reloj, también querrá almacenar sus señales de datos para administrar su retraso y mantener los tiempos correctos de muestreo y retención en las entradas DAC.

El fotón
fuente
Gracias. Es difícil encontrar un búfer de despliegue de reloj de un solo extremo. Idealmente, me gustaría encontrar uno que sea 1: 8, pero aún no lo he hecho. Probablemente iré con fanout estrella con terminación de serie. Para mis señales de datos, estoy usando un registro de desplazamiento 74VHC595, por lo que se encarga del almacenamiento en búfer, pero probablemente también agregaré series de 50 ohmios a la salida de eso.
jeep9911
Siempre puede usar memorias intermedias de reloj de "retraso cero". Cypress fue una buena fuente de buffers 1: 4 y 1: 8; He usado sus 1: 4 de un solo extremo para interfaces MII de 25MHz antes.
akohlsmith
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Puede colocar una resistencia R ohm (reemplace R con la impedancia característica de su trazado) en serie para cada salida de reloj, "lo más cerca posible" del pin en el fpga (y no use la resistencia interna de serie que algunos oferta de fpgas). De esta manera, las reflexiones de cada nodo morirán al regresar a la fuente, y no causarán disparadores dobles en las otras entradas.

apalopohapa
fuente
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Me preocuparía que el DACS tuviera más de una impedancia de entrada de 0 ohmios a una señal que probablemente esté en el MHz medio o alto por su contenido espectral.
Kortuk
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Para una fuente TTL / CMOS con enrutamiento en cadena tipo margarita, la terminación a tierra no es una gran idea. La fuente de su reloj necesitaría suministrar aproximadamente 50 mA en estado alto. Probablemente sea preferible usar una terminación dividida (divisor de resistencia) que dé un equivalente de Thevenin de 50 (o 60 o 70 dependiendo de la geometría de la traza) a VCC / 2.
The Photon
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Convenido. Eliminé la alternativa de encadenamiento de la respuesta.
apalopohapa
Buena idea. Gracias. Estaba mirando el esquema de la placa de evaluación para el chip DAC y parece que tienen una resistencia en serie y una resistencia a tierra en todas las entradas digitales y el reloj. No había pensado en agregar eso, pero esta es una buena idea. <br/> Desafortunadamente, no proporcionan valores ya que las líneas van a un encabezado en ese tablero. Puedo jugar con los valores más tarde, pero ¿hay alguna manera de calcular una buena aproximación? Los DAC dados tienen menos de 5 pulgadas y los cables tienen aproximadamente la misma longitud.
jeep9911