¿Condensadores de desacoplamiento en la capa inferior?

Estoy usando condensadores de desacoplamiento de 0.01 uF en un paquete 0805 , en cada par de V _cc / GND de mis CPLD . Entonces, alrededor de ocho condensadores en total). Me resulta un poco más fácil enrutar la placa si los condensadores de desacoplamiento se colocan en la capa inferior y se conectan a los pines V _cc y GND del CPLD / MCU mediante vías .

¿Es esta una buena practica? Entiendo que el objetivo es minimizar el circuito de corriente entre el chip y el condensador.

Mi capa inferior también sirve como un plano de tierra. (es una placa de dos capas, por lo que no tengo un plano V _cc ), por lo que no necesito conectar el pin de tierra del condensador usando vías. Obviamente, el pin GND del chip está conectado mediante una vía. Aquí hay una imagen que ilustra esto mejor:

El trazo grueso que viene hacia el condensador es V _cc (3.3 V) y está conectado a otro trazo grueso que viene directamente de la fuente de alimentación. Proporciono V _cc a todos los condensadores de esta manera. ¿Es una buena práctica conectar todos los condensadores de desacoplamiento de tal manera o tendré problemas en el futuro?

Una forma alternativa que he visto que se usa es que hay un solo rastro para V _cc y otro para GND que se ejecuta desde la fuente de alimentación. Los condensadores de desacoplamiento luego 'aprovechan' esos rastros. Noté que en ese enfoque no había plano de tierra, solo trazas gruesas de V _cc y GND que se ejecutan desde un solo punto. Un poco como mi enfoque V _cc descrito en el párrafo anterior, pero también adoptado para GND.

¿Qué enfoque sería mejor?

Figura 2

figura 3

Aquí hay algunas fotos más de los condensadores de desacoplamiento. Creo que de estos, el mejor es aquel en el que el capacitor está en la capa superior, ¿están de acuerdo?

Obviamente necesitaré una vía para el pin GND si quiero que se conecte al plano de tierra. Con respecto al valor, se especificaron 0.001 uF a 0.1 uF en la documentación de Altera por lo que me instalé en 0.01 uF. Desafortunadamente, aunque noté mentalmente que necesitaría otro capacitor de menos de 3 cm, no recordaba implementarlo en el esquema. Según las sugerencias aquí, también agregaré un condensador de 1 uF en paralelo a cada par Vdd / GND.

Con respecto a la potencia: usaré 100 elementos lógicos para un registro de desplazamiento de 100 bits. La frecuencia de operación depende en gran medida de la interfaz SPI de la MCU que usaré para leer el registro de desplazamiento. Usaré la frecuencia más lenta que AVR Mega 128L permite para SPI (es decir, 62.5 kHz). El microcontrolador estará a 8 MHz utilizando su oscilador interno.

Leyendo las respuestas a continuación, ahora estoy bastante preocupado por mi plano de tierra. Si entiendo la respuesta de Olin, no debería conectar el pin GND de cada condensador al plano de tierra. En cambio, debería conectar los pines GND a la red GND principal en la capa superior y luego conectar esa red GND al retorno principal. ¿Estoy en lo correcto aquí?

Si este es el caso, ¿debería tener un plano de tierra? Los únicos otros chips en el tablero son un MCU y otro CLPD (aunque el mismo dispositivo). Aparte de eso, es solo un montón de encabezados, conectores y elementos pasivos.

Aquí está el CPLD con condensadores de 1 uF y una red en estrella para V _cc . ¿Esto parece un mejor diseño?

Mi preocupación ahora es que el punto de estrella (o área) interferirá con el plano del suelo, ya que están en la misma capa. También tenga en cuenta que estoy conectando V _cc a solo el pin V _{cc de} condensadores más grandes . ¿Es bueno o debo conectar V _cc? a cada condensador individualmente?

Ah, y no te preocupes por el etiquetado ilógico de condensadores. Voy a arreglarlo ahora.

$V_{DD}/V_{SS}$
$\mu$
Daisy encadenando sus cargas en una sola traza de potencia no es una buena idea. En su lugar, haga que la salida de la fuente de alimentación sea un punto estelar y conecte sus diferentes dispositivos en diferentes trazas, cada uno con su propio desacoplamiento.

editar
Su tercera captura de pantalla es definitivamente la mejor, en cuanto a desacoplamiento. (Incluso dejaría que las huellas cayeran directamente hacia abajo). No veo ningún problema con el plano de tierra, ni con las vías conectadas a él. Simplemente no coloque la vía entre la tapa y los pines CPLD. Los límites de distancia-CPLD deben ser muy cortos, si es posible, incluso más cortos. :-)

edit 2
No presté atención al paquete primero, pero tu cuarta captura de pantalla lo hace obvio: los paquetes de tus mayúsculas son enormes . Veo que Mark también hizo una nota al respecto, y estoy de acuerdo con él: cambiar a un tamaño más pequeño. 0402 es bastante estándar en estos días, y su taller de ensamblaje de PCB también puede hacer 0201. ( AVX tiene 10nF X7R en el paquete 0201). Un paquete más pequeño le permitirá colocar el condensador más cerca del CI, y aún así dejar espacio para los rastros vecinos.

Lecturas adicionales
Elección de condensadores MLC para aplicaciones de derivación / desacoplamiento . Documento AVX con
condensadores de desacoplamiento . Documento de ciprés

Estoy de acuerdo en que, en general, no es un gran problema si se colocan tapas de derivación en el otro lado de la placa desde el chip que están evitando. Con los paquetes BGA, esta es la única forma de evitar algunos pares de potencia / tierra. El objetivo es minimizar el bucle de la tapa de derivación. Si la mejor manera de lograrlo es colocar la tapa de derivación debajo del chip, entonces está bien.

Sin embargo, en su caso no tiene sentido. No tiene nada en la capa superior donde estaría la tapa, así que conéctela directamente a los pines y agregue una vía a la capa de tierra.

Hay otra razón por la que no me gusta su diseño independientemente de evitar. Está ejecutando la conexión entre el pin de tierra del chip y el lado de tierra de la tapa de derivación a través del plano de tierra principal. Ahora tiene una antena de parche alimentada por el centro en lugar de un plano de tierra. Intente mantener las corrientes de bucle de alta frecuencia fuera del plano de tierra. Asegúrese de que el bucle entre el chip y la tapa de derivación sea lo más corto posible, luego conecte la parte de tierra de ese bucle a la red de tierra maestra en un lugar. Lo mismo ocurre con la parte de potencia del bucle. Eso mantiene las corrientes de alta frecuencia contenidas mientras proporciona buenas conexiones a tierra y energía. Esto no importa para evitar, pero sí importa en lo que respecta a las emisiones de RF.

El objetivo (como saben) es proporcionar la impedancia lo más baja posible entre la alimentación y la tierra, por lo que es importante mantener las trazas (desde el pin al condensador) lo más cortas posible. Una placa de 4 o más capas es mucho más fácil de lograr con un buen rendimiento de alta frecuencia, pero con cuidado se puede hacer en una placa de 2 capas.

He hecho bastantes placas de prueba FPGA de 2 capas y utilizo el método que Steven menciona con gorra y trazas en la misma capa; por lo general, usaría 100nF y 10nF uno al lado del otro en cada conjunto de pines de alimentación (los 10nF más cercanos a los pines) con un par de 1uF y 10uF más hacia afuera.

Si usa vias en el diseño anterior, lo ideal es que lo primero que se encuentren las trazas sea el condensador, no el vias (es decir, como se mencionó anteriormente, pero con vias) Entonces, en su diseño anterior, si tiene las almohadillas del condensador entre los pines y vias, y justo al lado de las vias (es decir, sin rastro, como via es la extensión del pad), entonces crea un bucle tan pequeño como sea posible. Si tiene la tapa en la parte inferior (muy común tenerlas "debajo" del CI con vías al plano de tierra / alimentación), simplemente mantenga un camino muy corto hacia la vía desde el pin, luego la tapa justo al lado de la vía en el otro lado.

Mantener la impedancia baja en un ancho de banda amplio es importante. Los condensadores de diferentes valores tienen diferentes SRF (frecuencias de resonancia propia), por lo general, cuanto mayor es el límite, menor es el SRF. Por lo tanto, colocar, por ejemplo, 2 x 1uF, 4 x 100nF, 8 x 10nF en sus rieles CPLD / FPGA ayudará a proporcionar esto. Si observa las notas de la aplicación del proveedor o un esquema del tablero de desarrollo, debería ver un sistema de desacoplamiento bastante similar al descrito anteriormente.

Aquí hay un ejemplo de la impedancia del condensador sobre la frecuencia (de un documento de TI ):

La tapa en la parte superior o inferior no hace una diferencia real si debe usar una vía en ambos sentidos.

En este caso, la tapa en la parte inferior es buena ya que se obtiene una conexión a tierra directa y el uso de una vía o equivalente es inevitable.

PERO usted dice que comprende que el objetivo es minimizar el bucle entre el chip y la tapa, y luego hace uno innecesario. No es muy grande, pero es mucho más grande de lo que debe ser. Usted corre desde la tapa, debajo de las almohadillas IC hasta la vía y luego vuelve a las almohadillas IC nuevamente. Puede colocar la vía en el exterior del IC al lado de la tapa para que tenga aproximadamente un bucle cero entre la tapa y el IC o, posiblemente, mejor, poner la tapa BAJO el IC, justo debajo de las vías como se muestra aquí o, eléctricamente lo mejor de todo, n = mover un poco la vía hacia abajo y colocar la tapa justo contra la vía donde las pistas hacia el IC se encuentran con la vía para obtener el mínimo bucle posible.

¿Importa? - muy posiblemente no. Pero si puede obtener la tapa correcta contra los pines IC a un costo aproximado de cero, es bueno hacerlo.

Hay un problema potencialmente más grave:

Usted pregunta acerca de la distribución de VCC / Gnd usando track / track o track groundplane.
De estas pistas / plano de tierra es potencialmente mejor, ya que puede ayudar a minimizar la impedancia de tierra, PERO las "ranuras" que las pistas en la parte inferior cortan a través del "paisaje" del plano de tierra pueden causar muchos problemas. Como se muestra allí, tiene una pequeña antena radiante en una ranura en la capa inferior. se ejecuta desde IC + a través de la mano izquierda y luego en la ranura hasta la tapa + ve. Probablemente sea un bucle de acoplamiento útil a unos pocos cientos de MHz.

En otro lugar, puede tomar + ve en una pista superior a través de una ranura de plano de tierra y luego conectarse a un punto remoto (digamos un IC + ve,) y conectar el pin de tierra de IC al plano de tierra en el IC. Luego, la corriente fluirá a través de la pista superior, a través de la ranura, hacia el IC, hacia afuera si el pin Gnd IC, hacia el plano de tierra, a través de gp hacia la fuente de alimentación, pero se encuentra con la ranura en el camino. Para moverse alrededor de la ranura, viajará de lado a una trayectoria de baja impedancia adecuada alrededor de la ranura, luego volverá a debajo de la pista superior y en su camino. El flujo de corriente de tierra a lo largo de los lados y alrededor de la ranura hace un transmisor UHF muy agradable. Y también puede actuar como receptor.

Algunas personas tienen que diseñarlas, puedes tenerlas gratis :-(.

Nota de aplicación de Freescale: las antenas integradas compactas dicen:

En el peor de los casos, puede estar mejor con dos pistas superiores para tierra y V + si puede equilibrar el camino hacia cada una y minimizar la separación entre pistas en todos los puntos. La distribución de estrellas es mejor si es posible. Cuando no pueda evitar tener varias alimentaciones en una pista de fuente de alimentación, asegúrese de que las señales colocadas en el par de pistas por los componentes en una ubicación no afecten negativamente a otras en el mismo par de pistas. nulo a toda costa tener múltiples rutas basadas en rutas de suministro de energía a una sola ubicación con alimentación. En el sistema clásico ideal y rara vez totalmente realizable, todas las alimentaciones de energía están en disposición de estrella uniéndose solo a la fuente de alimentación.

Si coloca las tapas en la parte inferior, entonces el tablero necesitará una ejecución adicional a través del lugar de recogida y reflujo del horno. Esto agregará un costo al tablero terminado.

Algo fuera de tema, pero dado que sus requisitos de frecuencia son (muy) modestos, tiene la opción de reducir la potencia de la unidad o la velocidad de respuesta en su CPLD (si es compatible). Cuanto más empinada es la transición lógica, más componentes de alta frecuencia contienen. Una velocidad de respuesta más lenta reducirá los transitorios de conmutación y reducirá las demandas en su red de desacoplamiento.