¿Los puentes de CA del inversor de CA alguna vez se conducen de esta manera?

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Hay una competencia de google en curso en este momento llamada el pequeño desafío de la caja . Es para diseñar un inversor de CA muy eficiente. Básicamente, el inversor recibe una tensión de CC de unos pocos cientos de voltios y el diseño ganador será elegido por su capacidad de producir una salida de 2kW (o 2kVA) de la manera más eficiente eléctricamente. Hay algunos otros criterios que deben cumplirse, pero ese es el desafío básico y los organizadores afirman que una eficiencia superior al 95% es imprescindible.

Eso es una tarea difícil y me hizo pensar en ello solo como un ejercicio. He visto muchos diseños de puente H del inversor, pero todos conducen PWM a los cuatro MOSFET, lo que significa que hay 4 transistores que contribuyen a las pérdidas de conmutación todo el tiempo:

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El diagrama superior es el que normalmente leo sobre los diseños de inversores, pero el diagrama inferior me pareció una forma de reducir las pérdidas de conmutación en prácticamente 2.

Nunca lo había visto antes, así que pensé en preguntar si alguien más lo hubiera hecho, tal vez haya un "problema" que no reconozco. De todos modos, decidí no participar en la competencia si alguien se pregunta por qué estoy publicando esto.

EDITAR - solo para explicar cómo creo que debería funcionar - Q1 y Q2 (usando PWM) pueden generar (después de filtrar) un voltaje "suavizado" que puede variar entre 0V y + V. Para producir el primer medio ciclo de una forma de onda de CA de potencia, Q4 se enciende (Q3 apagado) y Q1 / Q2 produce las formas de onda de conmutación PWM para hacer una onda sinusoidal de 0 grados a 180. Para el segundo medio ciclo, Q3 se enciende (Q4 apagado) y Q1 / Q2 produce un voltaje de onda sinusoidal invertida utilizando los tiempos PWM apropiados.

Pregunta:

  • ¿Hay algún problema que desconozco en este tipo de diseño, tal vez emisiones EMC o "simplemente no funcionará estúpido"!
mosfet switch-mode-power-supply h-bridge Andy alias
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Tal vez me estoy perdiendo algo (o usted está tirando de mi pata de palo, porque era la charla internacional como un día del pirata ayer, arrr, me buckos -?). ¿La carga no solo tendrá potencia fluyendo la mitad del tiempo a la frecuencia PWM, arrr? Puedo entender que eso reduce las pérdidas de conmutación, pero ¿eso no reducirá a la mitad la potencia disponible de una manera desagradable, arrr, lubber? (Corregido por falta de jerga fitin ', arrrr!)
Gbulmer
Se controlan así, sus beneficios se ven más fácilmente en un inversor trifásico. Me encontré con ese desafío loco, la única forma en que vi de cumplir con esa eficiencia fue con un convertidor resonante u otros esquemas ZCS
JonRB
@ JonRB: ¿tiene algún enlace?
Andy alias
Yo sí, más o menos. Tal esquema se usó en un inversor en el que trabajé hace años, escribimos un artículo ( ieeexplore.ieee.org/xpl/… ) Si pudiera proporcionar un enlace directo, lo haría. NOTA: la calidad del seno no es tan buena como podría ser
JonRB
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Mi comentario no se lee bien. Quería decir que el artículo Estimando pérdidas de cambio de MOSFET ... , podría ser una referencia útil sobre el cambio de pérdidas para las personas que leen su pregunta . Hay mucho más de lo que había entendido. Por supuesto, puede tener una mejor referencia, y puede desaparecer demasiado pronto.
Gbulmer

Respuestas:

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Se puede hacer? si

Ha sido hecho? si

¿Hará lo esperado? la mitad de las pérdidas de conmutación? Sí, y si se tuvo cuidado con la velocidad de intercambio de selección de dispositivos de la pierna derecha para las pérdidas de conducción, entonces podría mejorar aún más las pérdidas de powerCore.

Modelo rápido con un filtro de salida REALMENTE mal optimizado y realmente no sintonizado, solo para probar un punto y una frecuencia de conmutación de 100 kHz (10 kHz parecía proporcionar una salida razonable, pero se requeriría un FFT y cargas variables: L, C, rect, etc.)

Tal esquema lucha en el cruce por cero, por lo que el efecto sobre THd debería evaluarse y determinarse si es una limitación aceptada.

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JonRB
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