Escribí estas dos soluciones para el Proyecto Euler Q14 , en ensamblaje y en C ++. Son el mismo enfoque de fuerza bruta idéntico para probar la conjetura de Collatz . La solución de ensamblaje se ensambló con
nasm -felf64 p14.asm && gcc p14.o -o p14
El C ++ fue compilado con
g++ p14.cpp -o p14
Montaje, p14.asm
section .data
fmt db "%d", 10, 0
global main
extern printf
section .text
main:
mov rcx, 1000000
xor rdi, rdi ; max i
xor rsi, rsi ; i
l1:
dec rcx
xor r10, r10 ; count
mov rax, rcx
l2:
test rax, 1
jpe even
mov rbx, 3
mul rbx
inc rax
jmp c1
even:
mov rbx, 2
xor rdx, rdx
div rbx
c1:
inc r10
cmp rax, 1
jne l2
cmp rdi, r10
cmovl rdi, r10
cmovl rsi, rcx
cmp rcx, 2
jne l1
mov rdi, fmt
xor rax, rax
call printf
ret
C ++, p14.cpp
#include <iostream>
using namespace std;
int sequence(long n) {
int count = 1;
while (n != 1) {
if (n % 2 == 0)
n /= 2;
else
n = n*3 + 1;
++count;
}
return count;
}
int main() {
int max = 0, maxi;
for (int i = 999999; i > 0; --i) {
int s = sequence(i);
if (s > max) {
max = s;
maxi = i;
}
}
cout << maxi << endl;
}
Conozco las optimizaciones del compilador para mejorar la velocidad y todo, pero no veo muchas maneras de optimizar aún más mi solución de ensamblaje (hablando programáticamente, no matemáticamente).
El código C ++ tiene un módulo en cada término y una división en cada término par, donde el ensamblaje es solo una división por término par.
Pero el ensamblaje tarda en promedio 1 segundo más que la solución C ++. ¿Por qué es esto? Estoy preguntando por curiosidad principalmente.
Tiempos de ejecución
Mi sistema: Linux de 64 bits en 1.4 GHz Intel Celeron 2955U (microarquitectura Haswell).
g++
(no optimizado): promedio 1272 msg++ -O3
promedio 578 msasm original (div) promedio 2650 ms
Asm (shr)
promedio 679 ms@johnfound asm , ensamblado con nasm avg 501 ms
@hidefromkgb asm avg 200 ms
@Veedrac C ++ promedio 81 ms con
-O3
, 305 ms con-O0
fuente
-S
para obtener el ensamblado que generó el compilador. El compilador es lo suficientemente inteligente como para darse cuenta de que el módulo hace la división al mismo tiempo.Respuestas:
Si cree que una instrucción DIV de 64 bits es una buena forma de dividir entre dos, entonces no es de extrañar que la salida asm del compilador supere su código escrito a mano, incluso con
-O0
(compilación rápida, sin optimización adicional y almacenamiento / recarga en la memoria después de / antes de cada instrucción C para que un depurador pueda modificar variables).Consulte la guía de optimización de ensamblaje de Agner Fog para aprender a escribir un asm eficiente. También tiene tablas de instrucciones y una guía de microarquitectura para obtener detalles específicos para CPU específicas. Ver también elx86 etiqueta wiki para obtener más enlaces de rendimiento.
Vea también esta pregunta más general sobre cómo vencer al compilador con asm escrito a mano: ¿Es el lenguaje ensamblador en línea más lento que el código nativo de C ++? . TL: DR: sí, si lo haces mal (como esta pregunta).
Por lo general, está bien dejando que el compilador haga lo suyo, especialmente si intenta escribir C ++ que pueda compilar de manera eficiente . ¿Ver también es el ensamblaje más rápido que los lenguajes compilados? . Uno de los enlaces de respuestas a estas diapositivas ordenadas muestra cómo varios compiladores de C optimizan algunas funciones realmente simples con trucos geniales. Charla CppCon2017 de Matt Godbolt “ ¿Qué ha hecho mi compilador por mí últimamente? Desatornillar la tapa del compilador ”es similar.
En Intel Haswell,
div r64
es de 36 uops, con una latencia de 32-96 ciclos y un rendimiento de uno por cada 21-74 ciclos. (Además de los 2 uops para configurar RBX y cero RDX, pero la ejecución fuera de orden puede ejecutarlos antes). Las instrucciones de conteo alto de UOP como DIV están microcodificadas, lo que también puede causar cuellos de botella en el front-end. En este caso, la latencia es el factor más relevante porque es parte de una cadena de dependencia transportada en bucle.shr rax, 1
hace la misma división sin signo: es 1 uop, con latencia 1c , y puede ejecutar 2 por ciclo de reloj.En comparación, la división de 32 bits es más rápida, pero aún horrible frente a los cambios.
idiv r32
es de 9 uops, latencia de 22-29c, y uno por rendimiento de 8-11c en Haswell.Como puede ver al mirar la
-O0
salida asm de gcc ( explorador del compilador Godbolt ), solo usa instrucciones de turnos . clang se-O0
compila ingenuamente como pensabas, incluso usando IDIV de 64 bits dos veces. (Al optimizar, los compiladores usan ambas salidas de IDIV cuando la fuente hace una división y módulo con los mismos operandos, si es que usan IDIV)GCC no tiene un modo totalmente ingenuo; siempre se transforma a través de GIMPLE, lo que significa que algunas "optimizaciones" no se pueden deshabilitar . Esto incluye el reconocimiento de la división por constante y el uso de cambios (potencia de 2) o un inverso multiplicativo de punto fijo (no potencia de 2) para evitar IDIV (ver
div_by_13
en el enlace godbolt anterior).gcc -Os
(optimizar para tamaño) hace uso IDIV para la división no-poder-de-2, por desgracia, incluso en los casos en que el código inverso multiplicativo es sólo ligeramente más grande pero mucho más rápido.Ayudando al compilador
(resumen para este caso: uso
uint64_t n
)En primer lugar, solo es interesante observar la salida optimizada del compilador. (
-O3
)-O0
la velocidad básicamente no tiene sentido.Mire su salida asm (en Godbolt, o vea ¿Cómo eliminar el "ruido" de la salida del conjunto GCC / clang? ). Cuando el compilador no crea un código óptimo en primer lugar: escribir su fuente C / C ++ de una manera que guíe al compilador a hacer un mejor código suele ser el mejor enfoque . Tienes que saber asm y saber qué es eficiente, pero aplicas este conocimiento indirectamente. Los compiladores también son una buena fuente de ideas: a veces el sonido metálico hará algo genial, y puedes hacer que gcc haga lo mismo: mira esta respuesta y lo que hice con el bucle no desenrollado en el código de @ Veedrac a continuación).
Este enfoque es portátil, y en 20 años algún compilador futuro puede compilarlo para lo que sea eficiente en el hardware futuro (x86 o no), tal vez usando una nueva extensión ISA o auto-vectorización. El asm x86-64 escrito a mano de hace 15 años generalmente no se sintonizaría de manera óptima para Skylake. por ejemplo, la macro fusión de comparación y ramificación no existía en ese entonces Lo que es óptimo ahora para un asm hecho a mano para una microarquitectura podría no ser óptimo para otras CPU actuales y futuras. Los comentarios sobre la respuesta de @johnfound discuten las principales diferencias entre AMD Bulldozer e Intel Haswell, que tienen un gran efecto en este código. Pero en teoría,
g++ -O3 -march=bdver3
yg++ -O3 -march=skylake
hará lo correcto. (O.-march=native
) O-mtune=...
simplemente para sintonizar, sin usar instrucciones que otras CPU podrían no admitir.Mi opinión es que guiar el compilador para que sea bueno para una CPU actual que le interesa no debería ser un problema para futuros compiladores. Es de esperar que sean mejores que los compiladores actuales para encontrar formas de transformar el código, y pueden encontrar una manera que funcione para futuras CPU. De todos modos, el futuro x86 probablemente no será terrible en nada que sea bueno en el x86 actual, y el compilador futuro evitará cualquier escollo específico de asm mientras implementa algo como el movimiento de datos de su fuente C, si no ve algo mejor.
El asm escrito a mano es un recuadro negro para el optimizador, por lo que la propagación constante no funciona cuando la inserción hace que una entrada sea una constante en tiempo de compilación. Otras optimizaciones también se ven afectadas. Lea https://gcc.gnu.org/wiki/DontUseInlineAsm antes de usar asm. (Y evite el asm en línea de estilo MSVC: las entradas / salidas tienen que pasar por la memoria que agrega sobrecarga ).
En este caso :
n
tiene un tipo con signo y gcc usa la secuencia SAR / SHR / ADD que proporciona el redondeo correcto. (IDIV y arithmetic-shift "round" de manera diferente para las entradas negativas, consulte la entrada manual de la referencia del conjunto SAR insn ). (IDK si gcc intentó y no pudo demostrar quen
no puede ser negativo, o qué. El desbordamiento firmado es un comportamiento indefinido, por lo que debería haber sido capaz).Deberías haberlo usado
uint64_t n
, por lo que solo puede SHR. Y, por lo tanto, es portátil para sistemas dondelong
solo es de 32 bits (por ejemplo, Windows x86-64).Por cierto, la salida asm optimizada de gcc se ve bastante bien (usando
unsigned long n
) : el bucle interno en el que se alineamain()
hace esto:El bucle interno no tiene ramificaciones, y la ruta crítica de la cadena de dependencia transportada por el bucle es:
Total: 5 ciclos por iteración, cuello de botella de latencia . La ejecución fuera de orden se encarga de todo lo demás en paralelo con esto (en teoría: no he probado con contadores de rendimiento para ver si realmente funciona a 5c / iter).
La entrada FLAGS de
cmov
(producida por TEST) es más rápida de producir que la entrada RAX (de LEA-> MOV), por lo que no está en la ruta crítica.Del mismo modo, el MOV-> SHR que produce la entrada RDI de CMOV está fuera del camino crítico, porque también es más rápido que el LEA. MOV en IvyBridge y más tarde tiene latencia cero (manejado en el momento de cambio de nombre de registro). (Todavía se necesita una subida y una ranura en la tubería, por lo que no es gratis, solo latencia cero). El MOV adicional en la cadena LEA dep es parte del cuello de botella en otras CPU.
El cmp / jne tampoco es parte de la ruta crítica: no se lleva en bucle, porque las dependencias de control se manejan con predicción de rama + ejecución especulativa, a diferencia de las dependencias de datos en la ruta crítica.
Venciendo al compilador
GCC hizo un buen trabajo aquí. Podría guardar un byte de código usando en
inc edx
lugar deadd edx, 1
, porque a nadie le importa P4 y sus dependencias falsas para las instrucciones de modificación de bandera parcial.También podría guardar todas las instrucciones MOV, y la PRUEBA: SHR establece CF = el bit desplazado, por lo que podemos usar en
cmovc
lugar detest
/cmovz
.Vea la respuesta de @ johnfound para otro truco inteligente: elimine el CMP ramificándose en el resultado de la bandera de SHR y utilizándolo para CMOV: cero solo si n era 1 (o 0) para comenzar. (Dato curioso : ¡ SHR con conteo! = 1 en Nehalem o anterior causa un bloqueo si lees los resultados de la bandera . Así es como lo hicieron single-uop. Sin embargo, la codificación especial shift-por-1 está bien).
Evitar MOV no ayuda con la latencia en absoluto en Haswell ( ¿Puede el MOV de x86 ser realmente "gratis"? ¿Por qué no puedo reproducir esto en absoluto? ). Ayuda significativamente en CPU como Intel pre-IvB y AMD Bulldozer-family, donde MOV no tiene latencia cero. Las instrucciones MOV desperdiciadas del compilador afectan la ruta crítica. El complejo LEA y CMOV de BD tienen latencia más baja (2c y 1c respectivamente), por lo que es una fracción mayor de la latencia. Además, los cuellos de botella de rendimiento se convierten en un problema, ya que solo tiene dos tuberías ALU enteras. Vea la respuesta de @ johnfound , donde tiene resultados de sincronización de una CPU AMD.
Incluso en Haswell, esta versión puede ayudar un poco al evitar algunos retrasos ocasionales en los que un uop no crítico roba un puerto de ejecución de uno en la ruta crítica, retrasando la ejecución en 1 ciclo. (Esto se llama un conflicto de recursos). También guarda un registro, lo que puede ayudar al hacer múltiples
n
valores en paralelo en un bucle intercalado (ver más abajo).La latencia de LEA depende del modo de direccionamiento , en las CPU de la familia Intel SnB. 3c para 3 componentes (
[base+idx+const]
que toma dos adiciones separadas), pero solo 1c con 2 o menos componentes (una adición). Algunas CPU (como Core2) hacen incluso una LEA de 3 componentes en un solo ciclo, pero la familia SnB no lo hace. Peor aún, la familia Intel SnB estandariza las latencias para que no haya 2c uops , de lo contrario, la LEA de 3 componentes sería solo 2c como Bulldozer. (LEA de 3 componentes también es más lento en AMD, pero no tanto).Entonces
lea rcx, [rax + rax*2]
/inc rcx
es solo 2c latencia, más rápido quelea rcx, [rax + rax*2 + 1]
, en CPUs Intel SnB-family como Haswell. Punto de equilibrio en BD, y peor en Core2. Cuesta una uop adicional, que normalmente no vale la pena para ahorrar 1c de latencia, pero la latencia es el principal cuello de botella aquí y Haswell tiene una tubería lo suficientemente amplia como para manejar el rendimiento adicional de la uop.Ni gcc, icc, ni clang (en godbolt) usaron la salida CF de SHR, siempre usando un AND o TEST . Compiladores tontos. : P Son grandes piezas de maquinaria compleja, pero un humano inteligente a menudo puede vencerlos en problemas a pequeña escala. (¡Por supuesto, dado miles o millones de veces más de tiempo para pensarlo! Los compiladores no usan algoritmos exhaustivos para buscar todas las formas posibles de hacer las cosas, porque eso tomaría demasiado tiempo al optimizar una gran cantidad de código en línea, que es lo que lo hacen mejor. Tampoco modelan la tubería en la microarquitectura objetivo, al menos no con el mismo detalle que IACA u otras herramientas de análisis estático; solo usan algunas heurísticas).
El desenrollado de bucle simple no ayudará ; este bucle cuellos de botella en la latencia de una cadena de dependencia transportada en bucle, no en la sobrecarga / rendimiento del bucle. Esto significa que funcionaría bien con hyperthreading (o cualquier otro tipo de SMT), ya que la CPU tiene mucho tiempo para intercalar instrucciones de dos hilos. Esto significaría paralelizar el ciclo
main
, pero está bien porque cada subproceso puede simplemente verificar un rango den
valores y producir un par de enteros como resultado.El intercalado a mano dentro de un solo hilo también podría ser viable . Tal vez calcule la secuencia para un par de números en paralelo, ya que cada uno solo toma un par de registros, y todos pueden actualizar el mismo
max
/maxi
. Esto crea más paralelismo a nivel de instrucción .El truco consiste en decidir si esperar hasta que todos los
n
valores hayan alcanzado1
antes de obtener otro par den
valores iniciales , o si romper y obtener un nuevo punto de inicio para solo uno que haya alcanzado la condición final, sin tocar los registros para la otra secuencia. Probablemente sea mejor mantener cada cadena trabajando en datos útiles, de lo contrario, tendría que incrementar condicionalmente su contador.Tal vez incluso podría hacer esto con cosas comparadas con SSE para incrementar condicionalmente el contador de elementos vectoriales que
n
aún no se1
han alcanzado . Y luego, para ocultar la latencia aún más larga de una implementación de incremento condicional SIMD, necesitaría mantener más vectores den
valores en el aire. Tal vez solo valga con 256b vector (4xuint64_t
).Creo que la mejor estrategia para detectar un
1
"pegajoso" es enmascarar el vector de todos los que agregas para incrementar el contador. Entonces, después de haber visto un1
en un elemento, el vector de incremento tendrá un cero, y + = 0 es un no-op.Idea no probada para vectorización manual
Puede y debe implementar esto con intrínsecos en lugar de asm escritos a mano.
Mejora algorítmica / de implementación:
Además de implementar la misma lógica con un sistema asm más eficiente, busque formas de simplificar la lógica o evitar el trabajo redundante. por ejemplo, memorizar para detectar terminaciones comunes a secuencias. O incluso mejor, mire 8 bits finales a la vez (respuesta de gnasher)
@EOF señala que
tzcnt
(obsf
) podría usarse para hacer múltiplesn/=2
iteraciones en un solo paso. Eso es probablemente mejor que la vectorización SIMD; ninguna instrucción SSE o AVX puede hacer eso. Sin embargo, todavía es compatible con hacer múltiples escalaresn
en paralelo en diferentes registros enteros.Entonces el bucle podría verse así:
Esto puede hacer muchas menos iteraciones, pero los cambios de conteo variable son lentos en las CPU de la familia Intel SnB sin BMI2. 3 uops, 2c latencia. (Tienen una dependencia de entrada en las FLAGS porque count = 0 significa que las banderas no están modificadas. Manejan esto como una dependencia de datos, y toman múltiples uops porque un uop solo puede tener 2 entradas (de todos modos pre-HSW / BDW)). Este es el tipo al que se refieren las personas que se quejan del diseño loco-CISC de x86. Hace que las CPU x86 sean más lentas de lo que serían si el ISA fuera diseñado desde cero hoy, incluso de una manera similar. (es decir, esto es parte del "impuesto x86" que cuesta velocidad / potencia). SHRX / SHLX / SARX (BMI2) son una gran victoria (1 uop / 1c de latencia).
También coloca tzcnt (3c en Haswell y posterior) en la ruta crítica, por lo que alarga significativamente la latencia total de la cadena de dependencia transportada en bucle. Sin embargo, elimina cualquier necesidad de un CMOV o de preparar una tenencia de registro
n>>1
. La respuesta de @ Veedrac supera todo esto al diferir el tzcnt / shift para múltiples iteraciones, lo cual es altamente efectivo (ver más abajo).Podemos usar BSF o TZCNT de manera intercambiable, porque
n
nunca puede ser cero en ese punto. El código de máquina de TZCNT decodifica como BSF en CPU que no admiten BMI1. (Los prefijos sin sentido se ignoran, por lo que REP BSF se ejecuta como BSF).TZCNT funciona mucho mejor que BSF en las CPU AMD que lo admiten, por lo que puede ser una buena idea usarlo
REP BSF
, incluso si no le importa configurar ZF si la entrada es cero en lugar de la salida. Algunos compiladores hacen esto cuando lo usas__builtin_ctzll
incluso con-mno-bmi
.Realizan lo mismo en las CPU de Intel, así que solo guarde el byte si eso es todo lo que importa. TZCNT en Intel (pre-Skylake) todavía tiene una dependencia falsa en el operando de salida supuestamente de solo escritura, al igual que BSF, para soportar el comportamiento indocumentado de que BSF con input = 0 deja su destino sin modificar. Por lo tanto, debe solucionarlo a menos que optimice solo para Skylake, por lo que no hay nada que ganar con el byte REP adicional. (Intel a menudo va más allá de lo que requiere el manual x86 ISA, para evitar romper el código ampliamente utilizado que depende de algo que no debería, o que se rechaza retroactivamente. Por ejemplo, Windows 9x asume que no hay captación previa especulativa de entradas TLB , lo cual era seguro cuando se escribió el código, antes de que Intel actualizara las reglas de administración de TLB ).
De todos modos, LZCNT / TZCNT en Haswell tienen la misma información falsa que POPCNT: vea estas preguntas y respuestas . Es por eso que en la salida asm de gcc para el código de @ Veedrac, lo ve rompiendo la cadena dep con xor-zeroing en el registro que está a punto de usar como destino de TZCNT cuando no usa dst = src. Dado que TZCNT / LZCNT / POPCNT nunca dejan su destino indefinido o sin modificar, esta falsa dependencia de la salida en las CPU de Intel es un error / limitación de rendimiento. Presumiblemente, vale la pena que algunos transistores / potencia se comporten como otros uops que van a la misma unidad de ejecución. La única ventaja es la interacción con otra limitación de uarch: pueden microfundir un operando de memoria con un modo de direccionamiento indexado en Haswell, pero en Skylake, donde Intel eliminó la falsa dep para LZCNT / TZCNT, "deslaminaron" los modos de direccionamiento indexado, mientras que POPCNT aún puede micro-fusionar cualquier modo adicional.
Mejoras a ideas / código de otras respuestas:
La respuesta de @ hidefromkgb tiene una buena observación de que está garantizado que podrá hacer un cambio correcto después de 3n + 1. Puede calcular esto de manera aún más eficiente que simplemente omitir las comprobaciones entre los pasos. Sin embargo, la implementación de asm en esa respuesta está rota (depende de OF, que no está definida después de SHRD con un conteo> 1), y lenta:
ROR rdi,2
es más rápida queSHRD rdi,rdi,2
, y el uso de dos instrucciones CMOV en la ruta crítica es más lento que una PRUEBA adicional eso puede correr en paralelo.Puse C ordenada / mejorada (que guía al compilador para producir mejores asm), y probé + trabajando asm más rápido (en los comentarios debajo de la C) en Godbolt: vea el enlace en la respuesta de @ hidefromkgb . (Esta respuesta alcanzó el límite de 30k char de las URL de Godbolt grandes, pero los enlaces cortos pueden pudrirse y eran demasiado largos para goo.gl de todos modos).
También mejoró la impresión de salida para convertirla en una cadena y hacer una en
write()
lugar de escribir una char a la vez. Esto minimiza el impacto en el cronometraje de todo el programa conperf stat ./collatz
(para registrar contadores de rendimiento), y quité la ofuscación de algunos de los elementos no críticos.@ Código de Veedrac
Obtuve una aceleración menor al cambiar a la derecha todo lo que sabemos que se necesita hacer y verificar para continuar el ciclo. Desde 7.5s para limit = 1e8 hasta 7.275s, en Core2Duo (Merom), con un factor de desenrollado de 16.
código + comentarios en Godbolt . No uses esta versión con clang; hace algo tonto con el bucle diferido. El uso de un contador tmp
k
y luego agregarlo acount
más tarde cambia lo que hace el sonido metálico, pero eso perjudica ligeramente a gcc.Vea la discusión en los comentarios: el código de Veedrac es excelente en CPU con BMI1 (es decir, no Celeron / Pentium)
fuente
tzcnt
y estás bloqueado en la secuencia más larga entre tus elementos vectoriales en el caso vectorizado).1
, en lugar de cuando todos tienen (fácilmente detectable con PCMPEQ / PMOVMSK). Luego usa PINSRQ y otras cosas para jugar con el elemento que terminó (y sus contadores), y volver al ciclo. Eso puede convertirse fácilmente en una pérdida, cuando sales del bucle interno con demasiada frecuencia, pero significa que siempre obtienes 2 o 4 elementos de trabajo útil realizado en cada iteración del bucle interno. Buen punto sobre la memorización, sin embargo.Afirmar que el compilador de C ++ puede producir un código más óptimo que un programador de lenguaje ensamblador competente es un error muy grave. Y especialmente en este caso. El humano siempre puede hacer que el código sea mejor que el compilador, y esta situación particular es una buena ilustración de esta afirmación.
La diferencia de tiempo que está viendo es porque el código de ensamblaje en la pregunta está muy lejos de ser óptimo en los bucles internos.
(El siguiente código es de 32 bits, pero se puede convertir fácilmente a 64 bits)
Por ejemplo, la función de secuencia se puede optimizar a solo 5 instrucciones:
Todo el código se ve así:
Para compilar este código, se necesita FreshLib .
En mis pruebas (procesador AMD A4-1200 de 1 GHz), el código anterior es aproximadamente cuatro veces más rápido que el código C ++ de la pregunta (cuando se compila con
-O0
: 430 ms frente a 1900 ms), y más de dos veces más rápido (430 ms frente a 830 ms) cuando se compila el código C ++-O3
.La salida de ambos programas es la misma: secuencia máxima = 525 en i = 837799.
fuente
-O3
salida de gcc , pero sí detecté todas las otras optimizaciones que hiciste en el bucle interno. (¿Pero por qué usas LEA para el incremento de contador en lugar de INC? Está bien golpear banderas en ese punto, y llevar a una desaceleración en cualquier cosa excepto tal vez P4 (dependencia falsa en banderas viejas tanto para INC como para SHR). LEA puede ' No se ejecuta en tantos puertos, y podría conducir a conflictos de recursos que retrasen la ruta crítica con más frecuencia.)Para obtener más rendimiento: un cambio simple es observar que después de n = 3n + 1, n será par, por lo que puede dividir por 2 inmediatamente. Y n no será 1, por lo que no necesita probarlo. Por lo tanto, puede guardar algunas declaraciones if y escribir:
Aquí hay una gran victoria: si observa los 8 bits más bajos de n, todos los pasos hasta que los divida entre 2 y ocho veces están completamente determinados por esos ocho bits. Por ejemplo, si los últimos ocho bits son 0x01, eso es en binario, ¿su número es ???? 0000 0001, los siguientes pasos son:
Por lo tanto, todos estos pasos se pueden predecir, y 256k + 1 se reemplaza por 81k + 1. Algo similar ocurrirá en todas las combinaciones. Entonces puede hacer un bucle con una gran instrucción de cambio:
Ejecute el ciclo hasta n ≤ 128, porque en ese punto n podría convertirse en 1 con menos de ocho divisiones por 2, y hacer ocho o más pasos a la vez le haría perder el punto donde llega a 1 por primera vez. Luego continúe con el ciclo "normal" o prepare una tabla que le indique cuántos pasos más se necesitan para llegar a 1.
PD. Sospecho firmemente que la sugerencia de Peter Cordes lo haría aún más rápido. No habrá ramas condicionales en absoluto, excepto una, y esa se predecirá correctamente, excepto cuando el ciclo realmente finalice. Entonces el código sería algo como
En la práctica, mediría si el procesamiento de los últimos 9, 10, 11, 12 bits de n a la vez sería más rápido. Para cada bit, el número de entradas en la tabla se duplicaría, y excedo una desaceleración cuando las tablas ya no caben en el caché L1.
PPS Si necesita el número de operaciones: en cada iteración hacemos exactamente ocho divisiones por dos, y un número variable de operaciones (3n + 1), por lo que un método obvio para contar las operaciones sería otra matriz. Pero en realidad podemos calcular el número de pasos (en función del número de iteraciones del bucle).
Podríamos redefinir el problema ligeramente: Reemplace n con (3n + 1) / 2 si es impar, y reemplace n con n / 2 si es par. Luego, cada iteración hará exactamente 8 pasos, pero podría considerar esa trampa :-) Así que suponga que hubo operaciones r n <- 3n + 1 y operaciones s n <- n / 2. El resultado será exactamente n '= n * 3 ^ r / 2 ^ s, porque n <- 3n + 1 significa n <- 3n * (1 + 1 / 3n). Tomando el logaritmo encontramos r = (s + log2 (n '/ n)) / log2 (3).
Si hacemos el ciclo hasta n ≤ 1,000,000 y tenemos una tabla calculada previamente cuántas iteraciones se necesitan desde cualquier punto de inicio n ≤ 1,000,000, entonces calcular r como arriba, redondeado al entero más cercano, dará el resultado correcto a menos que s sea realmente grande.
fuente
count
, necesitas una tercera matriz, ¿verdad?adders[]
no te dice cuántos cambios a la derecha se hicieron.uint16_t
es muy barata. En x86, es tan barato como cero-extendiéndose de 32 bitsunsigned int
auint64_t
. (MOVZX de la memoria en la CPU Intel sólo se necesita una carga de UOP-puerto, pero las CPU AMD necesitan la ALU también.) Oh por cierto, ¿Por qué utilizasize_t
paralastBits
? Es un tipo de 32 bits con-m32
e incluso-mx32
(modo largo con punteros de 32 bits). Definitivamente es el tipo incorrecto paran
. Solo úsalounsigned
.En una nota bastante no relacionada: ¡más trucos de rendimiento!
[la primera «conjetura» finalmente ha sido desmentida por @ShreevatsaR; remoto]
Al atravesar la secuencia, solo podemos obtener 3 casos posibles en el vecindario 2 del elemento actual
N
(se muestra primero):Pasar estos 2 elementos significa calcular
(N >> 1) + N + 1
,((N << 1) + N + 1) >> 1
yN >> 2
, respectivamente.Demostremos que para ambos casos (1) y (2) es posible usar la primera fórmula,
(N >> 1) + N + 1
.El caso (1) es obvio. El caso (2) implica
(N & 1) == 1
, por lo tanto, si suponemos (sin pérdida de generalidad) que N tiene una longitud de 2 bits y sus bits sonba
de mayor a menor importancia, entoncesa = 1
, y lo siguiente se cumple:dónde
B = !b
. Desplazar a la derecha el primer resultado nos da exactamente lo que queremos.QED:
(N & 1) == 1 ⇒ (N >> 1) + N + 1 == ((N << 1) + N + 1) >> 1
.Como se demostró, podemos atravesar los elementos de secuencia 2 a la vez, usando una sola operación ternaria. Otra reducción de tiempo 2 veces.
El algoritmo resultante se ve así:
Aquí comparamos
n > 2
porque el proceso puede detenerse en 2 en lugar de 1 si la longitud total de la secuencia es impar.[EDITAR:]
¡Vamos a traducir esto en asamblea!
Use estos comandos para compilar:
Vea la C y una versión mejorada / corregida de errores del asm por Peter Cordes en Godbolt . (Nota del editor: ¡Perdón por poner mis cosas en tu respuesta, pero mi respuesta alcanzó el límite de 30k caracteres de los enlaces de Godbolt + texto!)
fuente
Q
tal que12 = 3Q + 1
. Tu primer punto no es correcto, creo.mov reg, imm32
, aparentemente para guardar bytes, pero luego usa el Versión de registro de 64 bits en todas partes, incluso paraxor rax, rax
, por lo que tiene muchos prefijos REX innecesarios. Obviamente, solo necesitamos REX en los registros que se mantienenn
en el bucle interno para evitar el desbordamiento.-O3 -march=core2
: 96ms. gcc5.2: 108ms. Desde mi versión mejorada del bucle interno asm de clang: 92ms (debería ver una mejora mucho mayor en la familia SnB, donde LEA compleja es 3c no 1c). Desde mi versión mejorada + de trabajo de este bucle asm (usando ROR + TEST, no SHRD): 87ms. Medido con 5 repeticiones antes de imprimirLos programas C ++ se traducen a programas de ensamblaje durante la generación de código de máquina a partir del código fuente. Sería prácticamente incorrecto decir que el ensamblaje es más lento que C ++. Además, el código binario generado difiere de un compilador a otro. Por lo tanto, un compilador inteligente de C ++ puede producir código binario más óptimo y eficiente que el código de un ensamblador tonto.
Sin embargo, creo que su metodología de perfil tiene ciertos defectos. Las siguientes son pautas generales para la creación de perfiles:
fuente
Para el problema de Collatz, puede obtener un impulso significativo en el rendimiento al almacenar en caché las "colas". Esta es una compensación tiempo / memoria. Ver: memorización ( https://en.wikipedia.org/wiki/Memoization ). También puede buscar soluciones de programación dinámica para otras compensaciones de tiempo / memoria.
Ejemplo de implementación de Python:
fuente
0
medios aún no presente. Podemos optimizar aún más almacenando solo N impar en la tabla, por lo que la función hash esn>>1
, descartando el 1. Escriba el código de paso para que siempre termine con unn>>tzcnt(n)
o algo para asegurarse de que sea impar.De comentarios:
Para muchos números que se no desborde.
Si lo hará desbordar - para una de esas semillas iniciales de mala suerte, el número es muy probable que se sobrevuelen converger hacia 1 sin otra desbordamiento.
Aún así, esto plantea una pregunta interesante, ¿hay algún número de semilla cíclica de desbordamiento?
Cualquier serie convergente final simple comienza con una potencia de dos valores (¿lo suficientemente obvio?).
2 ^ 64 se desbordará a cero, que es un bucle infinito indefinido según el algoritmo (termina solo con 1), pero la solución más óptima en respuesta terminará debido a
shr rax
producción de ZF = 1.¿Podemos producir 2 ^ 64? Si el número inicial es
0x5555555555555555
, es un número impar, el siguiente número es entonces 3n + 1, que es0xFFFFFFFFFFFFFFFF + 1
=0
. Teóricamente en un estado de algoritmo indefinido, pero la respuesta optimizada de johnfound se recuperará al salir de ZF = 1. Elcmp rax,1
de Peter Cordes terminará en bucle infinito (QED variante 1, "cheapo" a través de un0
número indefinido ).¿Qué tal un número más complejo, que creará un ciclo sin
0
? Francamente, no estoy seguro, mi teoría matemática es demasiado confusa para tener una idea seria, cómo tratarla de manera seria. Pero intuitivamente diría que la serie convergerá a 1 para cada número: 0 <número, ya que la fórmula 3n + 1 convertirá lentamente cada factor primo no 2 del número original (o intermedio) en una potencia de 2, tarde o temprano. . Por lo tanto, no debemos preocuparnos por el bucle infinito para las series originales, solo el desbordamiento puede obstaculizarnos.Así que solo puse algunos números en la hoja y eché un vistazo a los números truncados de 8 bits.
Hay tres valores que desbordan a
0
:227
,170
y85
(85
yendo directamente a0
, otros dos progresando hacia85
).Pero no tiene valor crear semillas de desbordamiento cíclico.
Curiosamente, hice una comprobación, que es el primer número que sufre un truncamiento de 8 bits, ¡y ya
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está afectado! Alcanza el valor9232
en series no truncadas adecuadas (el primer valor truncado está322
en el 12º paso), y el valor máximo alcanzado para cualquiera de los números de entrada 2-255 de forma no truncada es13120
(para255
sí mismo), número máximo de pasos converger1
es aproximadamente128
(+ -2, no estoy seguro si "1" es para contar, etc ...).Curiosamente (para mí) el número
9232
es máximo para muchos otros números fuente, ¿qué tiene de especial? : -O9232
=0x2410
... hmmm ... ni idea.Desafortunadamente, no puedo comprender a fondo esta serie, por qué converge y cuáles son las implicaciones de truncarlos a k bits, pero con la
cmp number,1
condición de terminación es ciertamente posible colocar el algoritmo en un bucle infinito con un valor de entrada particular que termina como0
después truncamientoPero el valor que se
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desborda para el caso de 8 bits es una especie de alerta, parece que si cuenta el número de pasos para alcanzar el valor1
, obtendrá un resultado incorrecto para la mayoría de los números del conjunto total de enteros de k bits. Para los enteros de 8 bits, los 146 números de 256 han afectado las series por truncamiento (algunos de ellos aún pueden alcanzar el número correcto de pasos por accidente, tal vez, soy demasiado vago para verificar).fuente
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serie con truncamiento 8b se ve así: 82 41124 62 31 94 47142 71 214107 66 (truncada) 33100 50 25 76 38 19 58 29 88 44 22 11 34 17 52 26 13 40 20 10 5 16 8 4 2 1 (el resto funciona sin truncamiento). No te entiendo, lo siento. Nunca se detendría si el valor truncado fuera igual a algunos de los alcanzados previamente en las series actualmente en curso, y no puedo encontrar dicho valor frente al truncamiento de k bits (pero tampoco puedo entender la teoría matemática detrás, por qué esto soporta el truncamiento de 8/16/32/64 bits, intuitivamente creo que funciona).2
-255
número, ya sea sin truncamiento (a1
), o con truncamiento de 8 bits (ya sea esperado1
o0
por tres números).cmp rax,1 / jna
(es decirdo{}while(n>1)
) para terminar también en cero. Pensé en hacer una versión instrumentada del bucle que registre el máximon
visto, para dar una idea de cuán cerca llegamos al desbordamiento.No publicó el código generado por el compilador, por lo que hay algunas conjeturas aquí, pero incluso sin haberlo visto, se puede decir que esto:
... tiene un 50% de posibilidades de predecir mal la rama, y eso será costoso.
Es casi seguro que el compilador realiza ambos cálculos (lo que cuesta mucho más, ya que el div / mod tiene una latencia bastante larga, por lo que la suma múltiple es "gratuita") y sigue con un CMOV. Lo cual, por supuesto, tiene un cero por ciento de posibilidades de ser mal pronosticado.
fuente
Incluso sin mirar el ensamblaje, la razón más obvia es que
/= 2
probablemente está optimizado como>>=1
y muchos procesadores tienen una operación de cambio muy rápida. Pero incluso si un procesador no tiene una operación de desplazamiento, la división de enteros es más rápida que la división de coma flotante.Editar: su kilometraje puede variar en la declaración anterior "la división de enteros es más rápida que la división de punto flotante". Los comentarios a continuación revelan que los procesadores modernos han priorizado la optimización de la división fp sobre la división entera. Así que si alguien estuviera mirando por la razón más probable para el aumento de velocidad, que la pregunta de este hilo pregunta acerca de optimización, entonces el compilador
/=2
como>>=1
sería el mejor lugar para buscar primero.En una nota no relacionada , si
n
es impar, la expresiónn*3+1
siempre será par. Entonces no hay necesidad de verificar. Puedes cambiar esa rama aEntonces toda la declaración sería
fuente
DIV r32
(entero sin signo de 32 bits) oDIV r64
( entero sin signo de 64 bits mucho más lento). Especialmente para el rendimiento, la división FP es mucho más rápida (uop único en lugar de microcodificado y parcialmente canalizado), pero la latencia también es mejor.div r64
es de 36 uops, latencia de 32-96c y una por rendimiento de 21-74c. Skylake tiene un rendimiento de división FP aún más rápido (canalizado a uno por 4c con latencia no mucho mejor), pero no mucho más rápido. Las cosas son similares en la familia AMD Bulldozer: DIVSD es 1M-op, latencia 9-27c, una por rendimiento de 4.5-11c.div r64
es 16M-ops, latencia 16-75c, uno por rendimiento 16-75c.double
tiene una mantisa de 53 bits, pero sigue siendo significativamente más lenta quediv r32
en Haswell. Entonces, definitivamente es solo una cuestión de cuánto hardware Intel / AMD arroja al problema, porque no usan los mismos transistores para los divisores enteros y fp. El número entero es escalar (no hay división entre entero y SIMD), y el vector uno maneja 128b vectores (no 256b como otras ALU de vectores). Lo importante es que el número entero div es muchos uops, gran impacto en el código circundante.Como respuesta genérica, no específicamente dirigida a esta tarea: en muchos casos, puede acelerar significativamente cualquier programa haciendo mejoras a un alto nivel. Al igual que calcular datos una vez en lugar de varias veces, evitar el trabajo innecesario por completo, usar cachés de la mejor manera, etc. Estas cosas son mucho más fáciles de hacer en un lenguaje de alto nivel.
Al escribir código de ensamblador, es posible mejorar lo que hace un compilador de optimización, pero es un trabajo duro. Y una vez que está hecho, su código es mucho más difícil de modificar, por lo que es mucho más difícil agregar mejoras algorítmicas. A veces, el procesador tiene una funcionalidad que no puede usar desde un lenguaje de alto nivel, el ensamblado en línea a menudo es útil en estos casos y aún le permite usar un lenguaje de alto nivel.
En los problemas de Euler, la mayoría de las veces tiene éxito construyendo algo, descubriendo por qué es lento, construyendo algo mejor, descubriendo por qué es lento, y así sucesivamente. Eso es muy, muy difícil de usar ensamblador. Un algoritmo mejor a la mitad de la velocidad posible generalmente vencerá a un algoritmo peor a toda velocidad, y obtener la velocidad máxima en ensamblador no es trivial.
fuente
gcc -O3
hizo un código que estaba dentro del 20% del óptimo en Haswell, para ese algoritmo exacto. (Obtener esas aceleraciones fue el enfoque principal de mi respuesta solo porque eso es lo que hizo la pregunta y tiene una respuesta interesante, no porque sea el enfoque correcto). Se obtuvieron aceleraciones mucho mayores a partir de transformaciones que el compilador sería extremadamente improbable que buscara , como diferir los cambios a la derecha o hacer 2 pasos a la vez. Se pueden obtener aceleraciones mucho más grandes que eso desde las tablas de búsqueda / memorización. Todavía pruebas exhaustivas, pero no pura fuerza bruta.La respuesta simple:
hacer un MOV RBX, 3 y MUL RBX es costoso; solo AGREGUE RBX, RBX dos veces
ADD 1 es probablemente más rápido que INC aquí
MOV 2 y DIV es muy costoso; solo cambia a la derecha
El código de 64 bits suele ser notablemente más lento que el código de 32 bits y los problemas de alineación son más complicados; con pequeños programas como este, debe empaquetarlos para que esté haciendo un cálculo paralelo para tener alguna posibilidad de ser más rápido que el código de 32 bits
Si genera la lista de ensamblaje para su programa C ++, puede ver cómo difiere de su ensamblaje.
fuente
mul rbx
en la CPU Haswell del OP hay 2 uops con latencia de 3c (y 1 por rendimiento de reloj).imul rcx, rbx, 3
es solo 1 uop, con la misma latencia 3c. Dos instrucciones ADD serían 2 uops con latencia 2c.ADD RBX, RBX
dos veces se multiplicaría por 4, no por 3). De lejos, la mejor manera eslea rax, [rbx + rbx*2]
. O, a costa de convertirlo en una LEA de 3 componentes, haga el +1 también conlea rax, [rbx + rbx*2 + 1]
(latencia 3c en HSW en lugar de 1, como expliqué en mi respuesta). Mi punto era que la multiplicación de 64 bits no es muy costosa en CPU Intel recientes, porque tienen unidades de multiplicación de enteros increíblemente rápidas (incluso en comparación con AMD, donde lo mismoMUL r64
es latencia 6c, con uno por rendimiento de 4c: ni siquiera totalmente canalizado.