Vía entre trazas diferenciales: ¿qué tan malo es?

Estoy trabajando en una placa que tiene algunas señales LVDS 2.5. Todas las guías que he leído sobre el diseño de la placa dicen que no coloque vías entre las trazas diferenciales, por ejemplo, esta guía

En algunos casos, sería mucho más fácil enrutar los pares diferenciales de esta manera:

Mirando B5 y B6, rodean un panel de alimentación (con una vía justo al lado) y luego continúan juntos. Quisiera hacer eso con algunas almohadillas de tierra también.

Si no hago eso, necesitaré 3 mil trazas y espacio en lugar de 5 mil, o un tablero de 6 capas en lugar de 4 capas. Ay.

Entonces la pregunta es, ¿qué tan malo es esto realmente? ¿Debo esperar 10 mV acoplados a las líneas LVDS o 100 mV?

El BGA tiene un paso de 1.0 mm, las trazas están separadas por 7.7 mil y separadas por 5 mil para un diferencial de 100 ohmios (pero probablemente 5/5 mientras escapan del BGA). La capa superior es señal, luego tierra 0.23 mm por debajo de eso, luego potencia. El BGA es un Artix-7 XC7A15T.

ACTUALIZACIÓN Las señales LVDS se registran a 600MHz DDR.

ACTUALIZACIÓN Estoy más preocupado por los picos de corriente en el acoplamiento de potencia / tierra en las líneas LVDS en diferentes direcciones en cada línea, es decir, conducir una línea más arriba y la otra más abajo, lo suficiente como para hacer que el receptor lea el valor incorrecto (o indeterminado) . No tanto sobre la discontinuidad de impedancia o reflexiones. Pero realmente no sé ... eso es solo intuición.

La respuesta corta es que argumentaría que un cambio de espacio cerca del punto inicial o final de una señal diferencial no es tan malo. También diría que 6 capas no son tantas. Pero a altas velocidades, definitivamente mantenga todas las fuentes de ruido alejadas del reloj.

Para una respuesta más larga, veamos las razones dadas. La fuente de Toradex que cita mencionó una discontinuidad de impedancia y el cumplimiento de EMC.

La discontinuidad de la impedancia proviene del hecho de que, si hay una vía entre trazas, las trazas tienen al principio un acoplamiento capacitivo entre ellas, luego ese acoplamiento se retira y se reemplaza con la vía, luego se juntan nuevamente. Cualquier cambio de impedancia causará un reflejo (consulte No coincidencia de impedancia ). La relación de reflexión es:

¿Qué debe suceder para este peor de los casos? Creo que la regla general es que estás en problemas si la distancia de reflexión es superior a 1/6 de la longitud de onda fundamental. Entonces, si su velocidad de borde (no la frecuencia de cambio, pero el tiempo de subida de sus bordes) es de 1 ns, sabemos que la electricidad viaja alrededor de 6 pulgadas por ns en cobre, por lo que si la distancia de reflexión es superior a 1 pulgada, está en hielo delgado , y debería ver cuánto está cambiando la impedancia. Del mismo modo, si la vía está cerca del lado receptor de la señal, diría que la falta de coincidencia de impedancia se perderá en la falta de coincidencia de impedancia inherente al alcanzar el receptor.

El segundo problema que señala Toradex es el cumplimiento de EMC, que es un término un poco confuso. Podrían estar preocupados por el acoplamiento o la falta de coincidencia de longitud de traza. No creo que el acoplamiento sea necesariamente un problema; estas son líneas diferenciales, por lo que el acoplamiento neto debería cancelarse, a menos que realmente esté presionando sus márgenes de voltaje. La falta de coincidencia de la longitud del rastro podría ser más común si hay una obstrucción en sus rastros, pero no es un resultado necesario.

Para profundizar un poco más en el acoplamiento, en el caso ideal, si combina la misma señal en un par diferencial, preferiría acoplarlos en ambos. Hacer eso los golpearía a ambos por unos pocos mV, y la señal diferencial (Vp - Vn) no se vería afectada. Mientras los voltajes absolutos de cada señal estén dentro de las especificaciones, debería estar bien. A velocidades muy altas, puede encontrarse con un problema en el que la señal se acopla en una línea ligeramente antes de que se acople en la otra. Esto sería un problema, pero diría que incluso aquí, tener el par de ruido en ambas líneas es mejor que tenerlo en una, porque el ruido se reduce por la naturaleza diferencial o tiene dos problemas en lugar de uno.

Si está tratando con algo de muy alta velocidad, con velocidades de borde inferiores a 1 ns, entonces debería explicarme la respuesta, y probablemente debería usar una tabla con más de 4 capas. Si solo está tratando de manejar un ADC de 80 MSPS, este consejo debe ser sólido. Tenga en cuenta que las líneas sensibles al borde, como los relojes, son, con mucho, las señales más importantes para tratar correctamente.

Un último consejo: si las cosas se ponen difíciles, observe las microvías que se pueden colocar en las almohadillas BGA.

Si realmente necesita saber, debe analizar la simulación.

También debe editar su pregunta para incluir la velocidad de señalización o la velocidad de borde de las señales.

Pero creo que hay una buena posibilidad de que te salgas con la tuya. Los pares diferenciales se acoplan principalmente al plano adyacente. No se acoplan mucho entre sí. Por lo tanto, la desviación en el espaciado tendrá un efecto mínimo sobre la impedancia diferencial. Lo fundamental para los pares diferenciales es hacer coincidir la longitud.

Algunas veces hice tablas donde violé las reglas de espaciado en uno o dos lugares para ayudar a escapar de un BGA. Esto no incurrió en un aumento importante de costos para la junta. Esto fue en producción de alto volumen.

Por lo tanto, es posible que pueda enrutar la mayor parte del tablero usando reglas 5/5, y usar un espacio de 3 mil solo en el área donde escapa del BGA. Esto puede no ser un problema para el vendedor de la placa. Podrías investigar eso.

Si esa región de discontinuidad es << longitud de onda, entonces está bien.

Si sus bordes son 1nanosegundo Trise, Tfall, y esa región de mal Z_diff es de 50 picosegundos (<5% del tiempo de borde) estará bien.

E incluso el borde se altera, el DATA EYE es lo importante. 100pS molesto en un ojo de datos de 5 nanosegundos de largo estará bien; los reflejos se habrán desvanecido por mucho tiempo antes de que el reloj del receptor encienda el receptor FlipFlop para tomar una decisión.

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Y si los reflejos se produjeran de tal manera que aumentara el ojo de datos, sería aún mejor.

Tenga cuidado con la energía de la señal almacenada en las estructuras ESD y la inductancia del marco principal del paquete. Es ISI (interferencia entre símbolos) y puede mejorar o degradar el ojo de datos.