¿Por qué los reguladores LDO tienen una caída de voltaje tan grande?

¿Por qué los reguladores lineales LDO no usan MOSFET como el componente principal para poder tener un abandono mínimo = 0 (bueno, dependiendo de la corriente, todavía debe ser de unos pocos mV)?

¿O se puede esperar construir un regulador de caída 0 basado en un MOSFET y un opamp?

No son reguladores con una gota fuera de tensión cerca de 0 mV. Verifique la figura 5 en la página 6 en TPS73101, sin tapa, NMOS, regulador de baja caída de 150 mA con protección de corriente inversa .

Otro ejemplo es LTC1844 - 150 mA, Micropower, Low Noise, VLDO Linear Regulator .

El problema con los reguladores con voltajes de caída tan bajos es que en esas regiones tienen parámetros deficientes (regulación de línea / carga y PSRR ).

En cuanto a la parte si es posible construir dicho regulador con un amplificador operacional y un dispositivo MOS discreto, sí, es posible. Tendrá que usar PMOS y cuidar la estabilidad (no es fácil hacer que un ciclo de retroalimentación sea estable en dicha configuración).

Si desea un LDO súper bajo, necesita un dispositivo con un voltaje de saturación de entrada a salida extremadamente bajo (es decir, un FET) y alguna forma de tener el voltaje de control más alto que la entrada.

Usar un BJT siempre te limitará a $V_{CE}$voltaje de saturación, además de que necesita suficiente corriente de base para asegurar que el transistor estará completamente encendido cuando sea necesario. También el$V_{BE}$Hay que tener en cuenta la tensión. Si la base está 1V debajo del colector, entonces el emisor debe ser más de 1V +$V_{BE}$ inferior.

Si está utilizando un FET de canal N como elemento de paso en serie, debe obtener la compuerta lo suficientemente alta por encima de la fuente para que el FET se realice por completo. Muchos FET de nivel lógico necesitan más de un voltio. Muchos FET con buena$R_{DS(on)}$Necesito incluso más alto que eso. Si ata la puerta al voltaje de entrada, por ejemplo, puede esperar que el$V_{GS}$ el voltaje umbral se reducirá a través del MOSFET, lo que lo convierte en un LDO 'con pérdida' según la definición de su pregunta.

Un LDO discreto que usa un FET y un controlador capaz de encender completamente el MOSFET (es decir, un voltaje de puerta más alto que el voltaje de entrada) le permitirá hacer un LDO que solo tendrá una serie $R_{DS(on)}$pérdida, teóricamente. Pero, de nuevo, si ya tiene un riel más alto disponible, ¿por qué no usarlo como entrada del regulador y dejar de preocuparse por el LDO súper bajo?

Algunos LDO usan un MOSFET externo:

http://www.micrel.com/page.do?page=/product-info/products/mic5156.shtml

Diseñé un circuito regulador lineal LDO discreto utilizando un MOSFET de n canales para generar un voltaje negativo. Esto fue hace 22 años, y lo publiqué en una revista electrónica creada para cargar baterías SLA a 13.8 voltios.

Miles se construyeron de una forma u otra, y no tuve ningún problema de estabilidad. Este viejo circuito simple podría configurarse con un FET de canal p y voltajes de salida más bajos y en estos días la caída estaría limitada por el bajo MOSFET en la resistencia. Las partes SMD significan que los discretos no son una penalización, por lo que sé que ahora es posible una caída realmente baja.