Caracterización de condensadores de derivación

Estaba leyendo algunas publicaciones, incluidas las tapas de desacoplamiento , así como esta nota de la aplicación Xilinx Power Distribution Network .

Tengo una pregunta sobre los valores de condensadores dentro de un sistema de distribución de energía. Desafortunadamente, creo que tengo que dar un poco de historia antes de poder hacer esta pregunta.

Como se indica tanto en la publicación del foro como en la nota de la aplicación, la geometría física de un condensador dicta la autoinducción. En el caso de desacoplamiento, el condensador puede modelarse como una pequeña fuente de alimentación con resistencia interna, inductancia y capacitancia. En el dominio de la frecuencia, la vista de la impedancia interna del condensador es un "canal" donde el principio (cero) del canal está dictado por el valor de capacitancia y el final (polo) proviene de la inductancia parásita. El punto más bajo del canal se establece por la resistencia parásita o por el valor más bajo de la frecuencia de resonancia de la combinación LC del valor capacitor / inductancia parásita (lo que produzca una mayor impedancia).

La siguiente es una imagen que ilustra las características de un condensador.

ingrese la descripción de la imagen aquí

Aquí está la ecuación para la frecuencia de resonancia.

\frac{1}{2 π \sqrt{L \times C}}

$\frac{1}{2\pi \sqrt{L \times C}}$

Con este razonamiento, se puede elegir el condensador de mayor tamaño en el tamaño de paquete dado, por ejemplo 0402, y las propiedades del polo no cambiarán y solo el cero se moverá a una frecuencia más baja (en la imagen, la pendiente descendente sería movido hacia la izquierda para valores de condensadores grandes) que permiten evitar anchos de banda más amplios de frecuencia. El polo resonante que define la porción superior del condensador debe abarcar cualquier condensador de mayor valor del mismo tamaño de paquete.

Más adelante, en la nota de la aplicación, hay una sección llamada "Colocación del capacitor" donde, como se describe en la respuesta de Olin, la efectividad del capacitor no solo concierne a la inductancia de la tapa, sino que también tiene que ver con la colocación de la tapa. . En términos coloquiales, el problema es el siguiente: a medida que un IC comienza a consumir más energía, el voltaje comienza a disminuir, el tiempo que tarda el condensador de desacoplamiento en ver esa caída se determina por la velocidad de propagación del material que la señal (voltaje caer) debe viajar, básicamente más cerca es mejor. Se realiza un ejemplo dentro de la nota de la aplicación, que es el siguiente

Condensador de chip de cerámica 0.001uF X7R, paquete 0402 Lis = 1.6 nH (inductancia teórica de autoinductancia parásita e inductancia de placa)

F r i s = \frac{1}{2 π \sqrt{L \times C}}

$Fris = \frac{1}{2\pi \sqrt{L \times C}}$

F r i s = \frac{1}{2 π \sqrt{1.6 \times 10^{-} 9 \times 0.001 \times 10^{-} 6}} = 125.8 M H z

$Fris = \frac{1}{2\pi \sqrt{1.6\times10^-9 \times 0.001\times10^-6}} = 125.8MHz$

El período de esta frecuencia es Tris

T r i s = \frac{1}{F r i s}

$Tris = \frac{1}{Fris}$

T r i s = \frac{1}{125.8 \times 10^{6}} = 7.95 n s

$Tris = \frac{1}{125.8\times10^6} = 7.95ns$

Para que un capacitor sea efectivo, necesita poder responder más rápido de lo que el voltaje puede caer en un pin. Si la caída de voltaje ocurriera más rápido que 7.95ns de lo que habría algún tiempo entre la caída en el pin y la capacidad de los condensadores para responder a esa caída que se manifiesta en picos de voltaje, es posible que el voltaje baje a un punto de caída de voltaje, o reiniciar. Para que el capacitor permanezca efectivo, el cambio de voltaje debe ocurrir a una velocidad más lenta que una fracción del período de resonancia (Tris). Para cuantificar esta afirmación, un tiempo de respuesta efectivo aceptado de un condensador es 1/40 de la frecuencia de resonancia, por lo que la frecuencia efectiva de este condensador es realmente

E f f e c t i v e F r i s = \frac{125.8 \times 10^{6}}{40} = 3.145 M H z

$Effective Fris = \frac{125.8\times10^6}{40} = 3.145MHz$

o el capacitor podrá cubrir una caída que ocurre durante un período de .318uS.

E f f e c t i v e T r i s = \frac{1}{3.145 \times 10^{6}} = .318 u s

$Effective Tris = \frac{1}{3.145\times10^6} = .318us$

Desafortunadamente, un condensador generalmente no se puede colocar encima de un pin, por lo que hay otra demora que contribuye el material del que está compuesto el PCB. Este retraso puede modelarse como una velocidad de propagación del material. En la nota de la aplicación, la velocidad de propagación de un dieléctrico FR4 estándar es de 166 ps por pulgada.

Usando el período de resonancia efectivo (Tris) desde arriba y la velocidad de propagación del material, podemos encontrar la distancia a la cual el capacitor permanece efectivo en el Fris efectivo.

D i s t a n c e (x) = \frac{t i m e (t)}{s p e e d (\frac{t}{x})}

$Distance(x) = \frac{time(t)}{speed(\frac{t}{x})}$

D i s t a n c e (x) = \frac{.318 \times 10^{-} 6}{1.66 \times 10^{-} 12} = 1.20 i n

$Distance(x) = \frac{.318\times10^-6}{1.66\times10^-12} = 1.20in$

¡Finalmente puedo hacer mi pregunta!

Dado que el tamaño del paquete es la parte de la tapa que mitiga el polo o el límite superior de la impedancia de la fuente de alimentación modelada, entonces no debería importar si tuviera que usar un paquete de tapa 0402 de 0.001uF, o un condensador de 0.47uF Paquete 0402. Un mejor método para determinar el Fris de la tapa es encontrar la frecuencia a la cual la resistencia interna o la capacitancia efectiva se cruza con el polo (el punto que sea más alto). ¿Es esto correcto? ¿O hay algún otro factor que no he tenido en cuenta?

capacitor frequency decoupling-capacitor Dave
fuente

¡Guauu! Y luego digamos que solo colocamos un límite de 100nF :-)

Federico Russo

Al cálculo de la frecuencia de resonancia le falta una raíz cuadrada. Debe ser F = 1 / (2 Pi sqrt (LC)).

Olin Lathrop

El tamaño es importante La tapa de 1nF puede no contener suficiente energía para cerrar la inmersión. Tendrá que saber qué tipo de corriente causa la caída y su duración.

stevenvh

@Olin Lathrop. Woops gracias! Bueno, la reputación me gana de nuevo, no puedo editar la publicación sin 10 ... si alguna vez llego allí, lo arreglaré.

Dave

@Dave: "un tiempo de respuesta efectivo aceptado de un condensador es 1/40 del período de resonancia", pero luego divide la frecuencia por 40. Dividiendo el período = frecuencia multiplicada.

Federico Russo

Mi libro de electrónica favorito es " Diseño digital de alta velocidad: un manual de magia negra ". Recomiendo altamente este libro. Parece caro, pero vale la pena el dinero. ¡Este libro tiene 12 páginas sobre cómo elegir una tapa de derivación! El autor, Howard Johnson, también enseña algunas clases con desacoplamientos como uno de los temas.

Algunas cosas importantes que he aprendido a lo largo de los años, y que este libro me ha respaldado, es que las "prácticas estándar" con tapas de desacoplamiento casi siempre están mal y hay más arte que ciencia a la hora de elegirlas y enrutarlas. .

Hay muchos cálculos que puede hacer con respecto a las tapas de desacoplamiento, pero muchos de ellos no son precisos debido a muchas cosas. Las tapas en sí varían enormemente (especialmente las tapas dieléctricas más altas como X7R). El diseño de PCB cambia mucho las cosas (y tendrá que pensar en 3-D para este). La temperatura y el voltaje cambiarán el comportamiento de las tapas. Una sola tapa se comportará como una "tapa de suavizado de la fuente de alimentación" y una "tapa de derivación de retorno de señal de CA". Etc.

Lo que Johnson hizo fue, después de mucha experimentación, descubrir que la inductancia es el factor más importante y empaña casi cualquier otra consideración. Por lo tanto, el objetivo al seleccionar y colocar tapas de desacoplamiento es usar muchas tapas pequeñas físicamente, con el valor práctico más alto, y enrutarlas para que la inductancia total sea lo más baja posible.

Lo ideal sería usar muchas tapas de 0.1 uF en un paquete 0402. Colóquelos debajo del chip en la parte posterior de la PCB. La tapa se enrutará como en la imagen a continuación. Y las vías van directamente a los planos de potencia / tierra (no a los pines de alimentación del chip, ya que eso generalmente aumentaría la inductancia). Si coloca la tapa debajo del chip, a veces podría compartir la misma sin ningún problema.

diseño de tapa de desacoplamiento adecuado

La razón por la que se eligió un límite de 0.1 uF es porque es la práctica más alta en un paquete 0402. La razón por la que se eligió 0402 es porque es el tamaño práctico más pequeño y desea utilizar muchos de ellos para reducir el ESL / ESR efectivo. Por supuesto, todas las apuestas están apagadas si tiene un PCB de 2 capas sin alimentación y planos de tierra.

No quiero menospreciar el uso de las matemáticas, eso es importante, pero la complejidad del desacoplamiento de la fuente de alimentación y las rutas de retorno de CA a menudo hacen que las matemáticas no sean tan prácticas en el mundo real. En el mundo real, una "regla de oro" realmente ayuda. De las muchas reglas generales para este tema, solo ha sido Howard Johnson quien ha demostrado que las otras reglas no funcionan y ha proporcionado esta mejor regla. Mi experimentación y experiencias han demostrado que esto es cierto.

fuente

Sí, las ecuaciones son importantes siempre que recuerde multiplicar por cero y sumar la cantidad apropiada al final.

Olin Lathrop

@Olin Lathrop Doh! He estado DIVIDIENDO por cero, no MULTIPLICANDO. ¡Por eso nunca funcionó para mí!

Las tapas de derivación sirven tanto para minimizar las caídas locales en VDD-VSS como para minimizar las sobretensiones en la corriente de suministro principal. Siempre que VDD-VSS no baje tanto como para causar problemas, es probable que las reducciones adicionales en los aumentos de corriente de suministro sean más útiles que las reducciones en las caídas de VDD-VSS (ya que la primera causa EMI). Esperaría que tener la tapa de derivación entre el plano de tierra y los cables de suministro del chip sería óptimo para la reducción de EMI; estarías de acuerdo con eso?

supercat

@ Supercat no lo seguí por completo. Las mayúsculas directamente en los pines de alimentación / gnd reducirán la EMI relacionada con la energía, pero aumentarán la EMI debido a la mayor área de bucle de las señales más su ruta de retorno. Si tengo que elegir entre mayúsculas en los pines o mayúsculas con vias a los planos, iría con vias a los planos. Si coloca tapas en la parte posterior de la PCB, entonces es posible tener su pastel y comerlo también. Si no puedo hacer eso, entonces haría la mayor cantidad de "enrutamiento creativo" posible para hacer ambas cosas: esencialmente un compromiso, probablemente al tener más mayúsculas y ponerlas en todas partes donde pueda encajar una.

@David Kessner: Mi pensamiento sería que si la tapa está entre el suministro y el chip, entonces el dI / dt del suministro estará limitado por la cantidad que el voltaje de la tapa de derivación se hunde. De lo contrario, si, por ejemplo, la inductancia entre los pines y el suministro es 10 veces mayor que la inductancia entre los pines y la tapa, entonces el 10% de cualquier pico de corriente se transmitirá a través del suministro. ¿Mi pensamiento es un error?

supercat

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