En Altium Designer 14.3, estoy tratando de fusionar dos buses de 16 bits en un bus de 32 bits con uno de los buses de entrada que se convierten en los 16 bits inferiores y el otro en los 16 bits superiores del bus de salida. A continuación se muestra una imagen si mi intento de método.
Cuando intento y compilar el documento de recibo el siguiente error: Duplicate Net Names Bus Slice \Y[31..0]. Entiendo cómo Altium piensa que estoy tratando de redefinir la \Yred, sin embargo, no veo una mejor manera de fusionar los dos autobuses juntos que no sea romper todos los pines de los dos autobuses separados y fusionarlos. Así es como haría el diseño si fuera un esquema FPGA HDL.
¿Cómo debería hacer esto?
schematics
altium
bus
fórmula secreta
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Respuestas:
Me encontré con el mismo problema, y lo resolví cambiando el nombre de red local en la hoja secundaria para que no coincida con el nombre del puerto. A continuación se muestra un ejemplo de lo que hice:
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