Hay un par de preguntas que mencionan la diferencia entre los procesos CMOS estándar y la fabricación de DRAM:
¿Por qué los microcontroladores tienen tan poca RAM?
¿Cómo integran la lógica en un proceso DRAM mientras fabrican SDRAM?
¿Qué diferencias son esas exactamente, o es esto un secreto comercial? Quisiera una respuesta detallada para alguien con una comprensión general de alto nivel del proceso litográfico.
Aquí hay un artículo (ligeramente anticuado) que analiza las diferencias: http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
Básicamente, se reduce a algunas diferencias importantes.
Corriente de fuga. Los transistores de paso para las celdas DRAM deben tener una fuga extremadamente baja, de lo contrario la corriente de fuga afectará el bit almacenado en la celda tan rápidamente que los datos se perderán entre los ciclos de actualización. Una técnica utilizada es la polarización del sustrato: el 'volumen' de la oblea se mantiene a un voltaje distinto de cero para cambiar el rendimiento del transistor. Para la lógica, desea que el sustrato se asiente a 0 V para obtener el mejor rendimiento (velocidad más alta). El documento indica que construir una DRAM en un proceso lógico de 0.5 um resultaría en un ciclo de actualización 20 veces más de lo que sería necesario para un proceso de DRAM. La frecuencia de actualización más alta aumentará el consumo de energía y puede causar demoras con el acceso a la memoria.
Tensiones de umbral. Se requieren voltajes de umbral alto para reducir la corriente de fuga. Sin embargo, los transistores de voltaje de umbral alto son más lentos para cambiar ya que el voltaje de entrada tiene que aumentar más antes de que el transistor cambie, lo que requiere más tiempo. El voltaje umbral se puede ajustar aplicando un sesgo de sustrato o aumentando la concentración de dopante. El documento establece que los voltajes de umbral del proceso DRAM son aproximadamente un 40% más altos que los voltajes de umbral del proceso lógico. Es posible dopar diferentes transistores en diferentes cantidades, pero esto aumenta la complejidad del proceso.
Interconexiones en chip. Los diseños de DRAM son muy regulares e involucran muchos cables paralelos con relativamente poco cruce. Los diseños lógicos requieren mucha más complejidad. Como resultado, los procesos DRAM no admiten tantas capas de metal como procesos lógicos. La superficie de una DRAM también está muy irregular debido a la construcción de las células DRAM, lo que limita el número de capas de metal que se pueden usar. Los diseños lógicos son mucho más planos y se utilizan técnicas de planarización (pulido muy fino) para aplanar (planarizar) cada capa antes de construir la siguiente capa en la parte superior. Los procesos DRAM generalmente admiten alrededor de 4 capas metálicas, mientras que los procesos lógicos admiten más de 7 u 8. El estado actual de la lógica es de 13 a 14 capas metálicas.
Otros asuntos. La fuga de la celda DRAM debe mantenerse muy baja para mantener la carga en los condensadores de la celda. Los condensadores también deben ser muy eficientes en el área, lo que no es fácil de hacer con condensadores de silicio. Los procesos DRAM utilizan un proceso bastante especializado para construir los condensadores que no están disponibles en los procesos lógicos regulares.
TL; DR: los procesos DRAM producen lógica lenta, los procesos lógicos producen DRAM con fugas. Las principales diferencias del proceso son el recuento de capas de metal, el dopaje de transistores, la construcción de condensadores y la polarización del sustrato.