Bypass condensadores entre via y chip?

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En el desacoplamiento de tapas, diseño de PCB , se presentan tres variantes de colocación de tapas de derivación:

Colocación

En los comentarios, se menciona que C19 es el peor enfoque, C18 un poco mejor y C13 la mejor manera, lo cual es algo contrario a mi comprensión, por lo que me gustaría una aclaración.

Esperaría que el diseño C19 sea cercano al óptimo:

  • el condensador se coloca en línea entre las vías a los planos de suministro, de modo que los componentes de alta frecuencia se pueden filtrar de manera óptima
  • las vías no están muy separadas

Probablemente usaría trazas más amplias entre el condensador y las vías (el AN574 de Altera sugiere eso).

C13 está un poco más cerca del CI, pero las vías están en el extremo más alejado de la conexión, por lo que esperaría un comportamiento peor en frecuencias altas (probablemente demasiado altas para importar, pero ...)

El diseño C18 es el peor:

  • las vías están muy separadas, aumentando la impedancia inductiva
  • el bucle es bastante grande
  • mismos problemas que C13 con ondulación de alta frecuencia

¿Dónde me estoy equivocando con mi análisis?

pcb-design bypass-capacitor Simon Richter
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Tal vez me estoy perdiendo algo, pero no veo mucha diferencia entre los tres, suponiendo una placa de 4 capas con planos de potencia debajo del chip. C13 tiene un poco más de resistencia desde las tapas hasta los planos de potencia, por lo que podría mostrar menos resonancias. Estaría mucho más ansioso por creer las afirmaciones si el autor pudiera demostrar empíricamente que una es significativamente mejor que la otra (con un TDR o lo que sea).
Spehro Pefhany

Respuestas:

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El enfoque correcto de EMC es C19 porque la onda de alta frecuencia que se genera desde el IC se enruta sobre los pads C19 y, por lo tanto, se filtra.

Tenga en cuenta la frecuencia de resonancia. Si se genera ruido a> 300MHz, un capacitor X7R "clásico" 100nF 0603 (1608 métrico) es demasiado grande porque su frecuencia de resonancia es de aproximadamente 20MHz y en frecuencias más grandes comienza a funcionar como un inductor. Aquí se necesitaría un condensador con 1nF o 100pF.

Para simular que puedes usar REDEXPERT o SimSurfing . El tamaño y la clasificación de voltaje del condensador también juegan un papel importante.

Hay dos aspectos:

  • Reducción del ruido y ondulación de alta frecuencia.
  • Suministro de energía para el IC

El resultado de esas dos consideraciones es utilizar múltiples condensadores en diferentes tecnologías:

  1. Unos cientos de pF a unos pocos nF (por ejemplo, 100pF a 3.3nF en 0402 o 0603) lo más cerca posible en la forma C19 (ruta desde el IC al condensador y luego bajar a planos con vías)
  2. Una tapa de cerámica más grande con unos pocos cientos de nF (100nF - 1uF)
  3. Una tapa de tantalio con unos pocos uF

Este es mi enfoque para reducir la EMC.

zaan
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Lo importante aquí es cómo piensa sobre el diseño. C19 de hecho se mantendrá alta frecuencia del chip de entrar en los carriles, y viceversa, pero no estás tratando de filtrar el ruido de alta frecuencia (al menos por lo general), que está tratando de reducir al mínimo la impedancia a través del poder de los carriles de la perspectiva del CI .

Efectivamente, C13 tiene el condensador y los rieles de alimentación en paralelo a través de las conexiones de alimentación del chip. C19 los tiene en serie, y C18 es una mezcla de los dos.

Connor Wolf
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El condensador y los planos de potencia están eléctricamente en paralelo en los tres casos. La única diferencia es la ubicación relativa de las inductancias parásitas de las vías y las trazas.
Dave Tweed
Creo que puedo ver cómo este diseño disminuye la impedancia de las trazas, y la inductancia de las vías podría ser realmente beneficiosa aquí, ya que el voltaje de suministro se sobrepasaría después de un período de alto consumo de corriente, recargando los condensadores más rápido. Sin embargo, esto también significa que este sobrepaso llegaría primero al CI. No estoy seguro de qué es preferible en la práctica.
Simon Richter